EDA课程设计基于VHDL的HDB3编译码器的设计.doc

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1、EDA课程设计-基于VHDL的HDB3编译码器的设计课 题：基于VHDL的HDB3编译码器的设计指导老师： 姓 名： 学 号: 目 录1 绪论31.1可编程逻辑器件概述31.1.1 可编程逻辑器件的发展历程31.1.2 可编程逻辑器件的特点31.1.3 可编程逻辑器件的一般设计流程41.1.4 现代数字系统的设计方法61.2 VHDL语言概述71.2.1 VHDL语言介绍71.2.2语言特性、功能与特点81.2.3 TOP-DOWN的设计思想简介92 HDB3码介绍112.1 数字基带信号112.2 NRZ，AMI，HDB3码之间的对应关系112.3 HDB3码的编/译码规则123 用VHDL

2、语言设计HDB3编码器143.1 HDB3编码器实现的基本原理143.2 HDB3编码器的设计过程143.3 HDB3编码器仿真波形234 用VHDL语言设计HDB3译码器244.1 HDB3解码器实现的基本原理244.2 HDB3解码器仿真波形255. 单/双极性变换的硬件实现265.1单/双极性变换的硬件实现266总结276.1 系统设计思路小结276.2 课程设计存在的问题及不足28参考文献291 绪论1.1可编程逻辑器件概述1.1.1 可编程逻辑器件的发展历程从20世纪60年代开始，数字集成电路经历了小规模集成电路(SSI-SmallScale Interation，几十到几百门)，中

3、规模集成电路(MSI-Medium ScaleIntegration，几百到几千门)，大规模集成电路(LSI-Large Scale Integration，几千到几万门)，超大规模集成电路(VLSI-Very Large Scale Integration，几百万门以上)等几个发展阶段。在此期间先后出现了各种不同类型的数字集成电路，从大的方面可以将它们分为三种类型。1.标准逻辑器件 即中小规模集成电路，如TTL工艺的54/74系列和CMOS工艺的CD4000系列的各种逻辑门，触发器，译码器，多路转换器，计数器和寄存器等逻辑器件就属于这一类。 标准器件的生产批量大，成本低，价格便宜。由于其功能

4、完全确定，版图设计时可将精力投入到提高性能上，因此这种器件的工作速度一般都很快。它是传统数字系统设计中使用的主要器件，但集成度不高,用它设计的系统器件多，功耗大，而且印刷电路版走线复杂，焊点多，致使系统的可靠性降低。应为用户无法修改这类器件的功能，使得修改设计时比较麻烦，改动系统中的一个器件往往就需要重新设计印刷电路。 2.由软件配置的集成电路器件 20世纪70年代以后陆续推出了由软件配置的微处理器(CPU)和单片机等逻辑器件，它们较好的弥补了上述标准逻辑器件的缺陷。这类器件集成度高，逻辑功能可由软件自由配置，因而由它们构成的数字系统灵活性大大增强。但这类器件的工作速度比较底，不能直接用于速度

5、要求特别严格的场合。另外，这类逻辑器件通常需要有若干标准逻辑器件搭成的外围电路才可以工作，所以硬件规模也较大。3.专用集成电路ASIC(Application Specific Intergrated Circuits)ASIC的出现在一定程度上克服了上述两种逻辑器件的某些缺点。ASIC是为了满足一种或几种特定功能而设计并制造的集成电路芯片，他的密度一般都很高，一片ASIC芯片就能取代一块有若干中小规模集成电路芯片搭成的印刷电路板，甚至一个完整的数字电路系统也能用一片ASIC芯片实现。因此，使用ASIC能大大减小系统的硬件规模，降低系统功耗，提高系统可靠性，保密性和工作速度。 ASIC按制造方

6、法又可分为全定制(Full Custom)产品，半定制(Semi-custom)产品和可编程逻辑器件(PLD)。(1)全定制产品 全定制的ASIC芯片的各层掩膜都是按特定的电路功能专门制造的。设计人员从晶体管的版图尺寸，位置和互连线开始设计，以求达到芯片面积利用率高，速度快，功耗低的最优性能。要经过电路设计，逻辑模拟，版图设计和集成电路的各道生产工序才能制造出符合要求的专用集成电路芯片。它的设计制作成本高，周期长，还带有较大的风险性，一旦设计失误就会浪费大量自己与设计时间，因此全定制的专用集成电路只在特大批量生产的情况下才适用。 (2) 半定制产品 半定制产品是一种约束性设计方式。约束的主要目

7、的是简化设计，缩短设计周期和提高芯片成品率。半定制ASIC芯片上的单元电路是由器件生产厂家预先作好的，只剩下金属连接层的掩摸有待按用户的具体要求进行设计与制造。母片通用性较强，可以大批量生产，因而成本较低。设计半定制ASIC芯片时，用户根据设计要求及所选母片的结构设计出连线版图，在交器件生产厂家布金属连接线。最常见的半定制ASIC有门阵列，门海和标准单元等。半定制ASIC与全定制ASIC相比，当生产量不是很大时，它的设计和生产周期较短，成本低，风险也小。 (3) 可编程逻辑器件 以上两种ASIC的设计和制造都离不开器件生产厂家，用户主动性较差。随着微电子技术的发展，设计师们更愿意自己设计专用集

8、成电路芯片，并尽可能缩短设计周期，最好是在实验室里就可以设计出合适的ASIC芯片，并且立即投入实际应用之中，在使用中也能比较方便的对设计进行修改。可编程逻辑器件就是为了满足这一需求应运而生的。 PLD芯片上的电路和金属引线都是事先由器件生产厂家作好的，但其逻辑功能在出厂时并没有确定，可由用户根据需要借助于PLD开发工具通过对其“编程”的办法来确定。因此设计师们不通过器件生产厂家就能自己设计出符合要求的各种ASIC芯片。PLD器件兼有逻辑器件速度快、微处理器灵活性好和定制与半定制ASIC集成度高的优点，且大都可多次重复编程，为设计和开发带来很大方便，是实现新型数字系统的理想器件。1.1.2 可编

9、程逻辑器件的特点PLD的特点是在进行系统设计时体现出来的，使用PLD设计数字系统会带来许多好处，归结起来主要有以下几点。（1） 集成度高PLD器件集成度高，一片PLD可代替几片、几十片乃至上百片中小规模的数字集成电路芯片。用PLD器件实现数字系统时用的芯片数量减少，占用印刷线路板面积小，整个系统的硬件规模明显减小。例如，一个由2片“或”门74LS32、4片“与”门74LS08和4片D触发器74LS74组成的电子游戏机控制电路，用1片GAL16V8即可代替。（2）可靠性好使用PLD器件减少了实现系统所需要的芯片数目，在印刷线路板上的引线以及焊接点数量也随之减少，所以系统的可靠性得以提高。（3）工

10、作速度快PLD器件的工作速度快，使用PLD后实现系统所需要的电路级数又少，因而整个系统的工作速度会得到提高。（4）提高系统的灵活性在系统的研制阶段，由于设计错误或任务的变更而修改设计的事情经常发生，使用不可编程的器件时，修改设计就要更换或增减器件，这是一件相当麻烦的事，有时还不得不更换印刷线路板。使用PLD器件后情况就大为不同：由于PLD器件引脚比较灵活，又有可擦除可编程能力，因此对原设计进行修改时，只需要修改原设计文件再对PLD芯片重新编程即可，而不需要修改电路布局，更不需要重新加工印刷线路板，这就大大提高了系统的灵活性。（5）缩短设计周期PLD器件集成度高，使用时印刷线路板电路布局布线简单

11、；性能灵活，使用它修改设计方便；开发工具先进，自动化程度高。因此，使用PLD可大大缩短系统的设计周期，加快产品投放市场的速度，提高产品的竞争能力。（6）增加系统的保密性能很多PLD器件都具有加密功能，在系统中广泛使用PLD期间可有效防止产品被他人非法仿制。（7）降低成本使用PLD器件实现数字系统设计时，如果仅从器件本身的价格考虑，有时还看不出它的优势，但影响系统成本的因素是很多方面，综合考虑，使用PLD的成本优越性是很明显的。首先，使用PLD器件修改设计方便，设计周期缩短，使系统的研制开发费用降低；其次，使用PLD器件可使印刷线路板面积和需要的插件减少，从而使系统的制造费用降低；再次，使用PL

12、D器件能使系统的可靠性提高，维修工作量减少，进而使系统的维修服务费用降低。总之，使用PLD进行系统设计能节约成本。1.1.3 可编程逻辑器件的一般设计流程可编程逻辑器件的设计过程是利用EDA开发软件和编程工具对器件进行开发的过程。可编程逻辑器件的一般设计流程如图1-1所示，包括设计准备，设计输入，功能仿真，设计处理，时序仿真和器件编程及测试等七个步骤。图1-1 可编程逻辑器件的一般设计流程1设计准备在系统设计之前，首先要进行的是方案论证，系统设计和器件选择等准备工作。设计人员需要根据任务要求，如系统的功能和复杂度，对工作速度和器件本身的资源、成本及连线的可布性等方面进行权衡，选择合适的设计方案

13、和合适的器件类型。一般采用自顶向下的设计方法。2设计输入设计输入是设计人员将所设计的系统或电路以开发软件要求的某种形式表示出来，并送入计算机的过程。设计输入通常有以下几种形式： （1）原理图输入方式（2）HDL（硬件描述语言）输入方式（3）波形输入方式1）原理图输入方式原理图输入方式是一种最直接的设计描述方式，要设计什么，就从软件系统提供的元件库中调出来，画出原理图。这种方式要求设计人员有丰富的电路知识及对PLD的结构比较熟悉。其主要优点是容易实现仿真，便于信号的观察和电路的调整；缺点是效率低，特别是产品有所改动，需要选用另外一个公司的PLD器件时，就需要重新输入原理图，而采用硬件描述语言输入

14、方式就不存在这个问题。 2）HDL（硬件描述语言）输入方式硬件描述语言是用文本方式描述设计，它分为普通硬件描述语言和行为描述语言。普通硬件描述语言有ABEL、CUR和LFM等，它们支持逻辑方程。真值表、状态机等逻辑表达方式，主要用于简单PLD的设计输入。行为描述语言是目前常用的高层硬件描述语言，主要有VHDL和 Verilog HDL两个IEEE标准。其突出优点有：语言与工艺的无关性，可以使设计人员在系统设计、逻辑验证阶段便确立方案的可行性；语言的公开可利用性，便于实现大规模系统的设计；具有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计输入库之间的转换非常方便，用不着对底层的电路和PL

15、D结构的熟悉。 3）波形输入方式波形输入方式主要是用来建立和编辑波形设计文件，以及输入仿真向量和功能测试向量。3功能仿真功能仿真在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延时信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和硬件描述语言等建立波形文件和测试向量（即将所关心的输入信号组合成序列），仿真结果将会生成报告文件和输出信号波形，从中便可以观察到各个节点的信号变化。如果发现错误，则返回设计输入中修改逻辑设计。4设计处理 设计处理是器件设计中的核心环节。在设计处理过程中，编译软件将对设计输入文件进行逻辑化简、综合优化和适配，最后产生编程用的编程文件。 （1）语法检查

16、和设计规则检查（2）逻辑优化和综合（3）适配和分割（4）布局和布线5时序仿真 时序仿真又称后仿真或延时仿真。由于不同器件的内部延时不一样，不同的布局布线方案也给延时造成不同的影响，因此在设计处理以后，对系统和各模块进行时序仿真，分析其时序关系，估计设计的性能，以及检查和消除竞争冒险等是非常有必要的。实际上这也是与实际器件工作情况基本相同的仿真。6器件编程测试时序仿真完成后，软件就可产生供器件编程使用的数据文件。对EPLDCPLD来说，是产生熔丝图文件，即 JED文件。对于FPGA来说，是产生位流数据文件（Bitstream Generation），然后将编程数据放到对应的具体可编程器件中去。

17、器件编程需要满足一定的条件，如编程电压、编程时序和编程算法等。普通的EPLDCPLD器件和一次性编程的FPGA需要专用的编程器完成器件的编程工作。基于SRAM的FPGA可以由EPROM或其它存储体进行配置。在线可编程的PLD器件不需要专门的编程器，只要一根编程下载电缆就可以了。器件在编程完毕后，可以用编译时产生的文件对器件进行校验、加密等工作。对于支持JTAG技术，具有边界扫描测试BST（Bandary-Scan Testing）能力和在线编程能力的器件来说，测试起来就更加方便。1.1.4 现代数字系统的设计方法传统的数字系统设计一般是采用“自下而上”方法进行，即由器件搭成电路板，由电路板搭成

18、数字系统。系统常用的“积木块”是固定功能的标准集成电路，如 74/54系列（TTL）、4000/4500系列（CMOS）芯片和一些固定功能的大规模集成电路。设计者根据需要选择合适的器件，由器件组成电路板，最后完成系统设计。传统的数字系统设计只能对电路板进行设计，通过设计电路板来实现系统功能。 进入到20世纪90年代以后， EDA（电子设计自动化）技术的发展和普及给数字系统的设计带来了革命性的变化。在器件方面，可编程逻辑器件飞速发展。利用EDA工具，采用可编程逻辑器件，正在成为数字系统设计的主流。采用可编程逻辑器件通过对器件内部的设计来实现系统功能，是一种基于芯片的设计方法。设计者可以根据需要定

19、义器件的内部逻辑和管脚，将电路板设计的大部分工作放在芯片的设计中进行，通过对芯片设计实现数字系统的逻辑功能。灵活的内部功能块组合、管脚定义等，可大大减轻电路设计和电路板设计的工作量和难度，有效地增强设计的灵活性，提高工作效率。同时采用可编程逻辑器件，设计人员在实验室可反复编程，修改错误，以期尽快开发产品，迅速占领市场。基于芯片的设计方法可以减少芯片的数量，缩小系统体积，降低能源消耗，提高系统的性能和可靠性。 采用可编程逻辑器件芯片和EDA软件，在实验室里就可以完成数字系统的设计和生产。可以实现无芯片EDA公司，专业从事IP模块生产。也可以实现无生产线集成电路设计公司的运作。可以说，当今的数字系

20、统设计已经离不开可编程逻辑器件和EDA设计工具。 1.2 VHDL语言概述1.2.1 VHDL语言介绍VHDL的全名是very-high-speed integrated circuit hardware description language，诞生与1982年。1987年底VHDL被IEEE和美国国防部确认为标准硬件描述语言。自IEEE发布了HDL标准版本后，各EDA公司相继推出了自己的VHDL实际环境，或宣布自己的程序可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修正，从更高的抽象层次和系统描述

21、能力扩展VHDL的内容。现在，VHDL和VERILOG作为IEEE的工业硬件描述语言，又得到了众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。

22、这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。1.2.2语言特性、功能与特点联性的语法和形式虽类似与一般程序语言，但是涵盖许多与硬件关联的语法构造。其特有的层次性由上而下的结构VHDL语言可描述一个数字电路的输入，输出以及相互之间的行为和功能。而其硬件关式语法结构适合大型设计项目的团队合作。在主要的系统结构，组件及相互间的连接方式决定以后，就能将工作分包下去，各自独立进行，例如使用主程序外的组件，函数以及程序内的块程序。1.支持多种电路与多种设计方法VHDL语言能够支持自顶向下和基于库的设计方法，支持组合逻辑电路，同步时序逻辑电路和异步时序逻辑电路等电路的设计，大多数EDA工具都

23、支持VHDL语言。2.支持硬件电路的层次化描述VHDL语言具有支持多层次描述系统硬件功能的能力，可以从系统的行为功能（数学模型）直到门级电路逐层进行描述。另外，高层次的行为描述可以与底层次的寄存器描述和结构描述混合使用。3.能实现与工艺无关编程采用VHDL语言设计硬件电路时，当门级或门级以上层次的描述通过仿真检验以后，再用相应的工具将设计映射成不同的工艺。在工艺更新时无须原设计程序，只需改变相应的映射工具。由此可见，修改电路和修改工艺相互之间不会产生影响。4.易于共享和复用作为IEEE标准的VHDL语言，语法严格，设计成果便于复用和交流。一个大规模的数字系统设计不可能从门级电路开始逐步进行设计

24、，而是一些模块电路的有机叠加。这些模块电路可以预先设计或者使用以前设计中的存档模块。这些模块电路可以采用VHDL语言进行描述且存放于库中，便于在以后设计中复用。这样可以减小数字系统设计的工作量，缩短开发周期。1.2.3 TOP-DOWN的设计思想简介自上而下的设计方法，就是从系统总体要求出发，自上而下地逐步将设计美容细化，最后完成系统硬件的整体设计，其从总体行为设计开始到最终逻辑综合，形成网络表为止。在利用HDL的硬件设计方法中，设计者将自上而下分为三个层次对系统硬件进行设计。 （1）第一层次是行为描述。所谓行为描述，实质上就是对整个系统的数字模型的描述。一般来说，对系统进行行为描述的目的是试

25、图在系统设计的初始阶段，通过对系统行为描述的仿真来发现设计存在的问题，并不真正考虑其实际的操作和算法用什么方法来实现。当行为描述程序仿真通过之后，说明模型是正确的，在此基础上再改写该程序，使其语句表达式易于用逻辑元件来实现，这是第二层所要做的工作。 （2）第二层次是RLT方式描述。这一层次称为寄存器传输描述，有称数据流描述。如前所述，用行为描述的系统结构的程序，要想得到硬件的实现，必须将行为方式描述的VHDL语言程序改写为RLT方式描述的VHDL语言程序。也就是说，采用RLT描述，才能导出系统的逻辑表达式，才能进行逻辑综合。在完成编写RLT方式的描述程序以后，再用仿真工具进行仿真，如果通过这一

26、步仿真，就可以利用逻辑综合工具进行综合。（3）第三层次是逻辑综合。逻辑综合这一阶段是利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件。此时，如果需要，可以将逻辑综合结果，以逻辑原理图方式输出。此后对逻辑综合结果在门电路级上再进行仿真，并检查定时关系。如果一切正常，那么，系统的硬件设计就基本有逻辑综合工具产生门级网络表后，在最终完成硬件设计时， 还可以有两种选择，第一种是由自动布线程序将网络表转换成相应的ASIC芯片的制造工艺，做出ASIC芯片。第二种是将网 络表转换成FPGA的变成码点，利用FPGA完成硬件电路设计。 规格设计行为级描述RLT及描述逻辑综合门级仿真、定时检

27、查 输出门级网表图1-2自上而下系统硬件的过程2 HDB3码介绍2.1 数字基带信号数字基带信号的传输是数字通信系统的重要组成部分之一。在数字通信中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。为使基带信号能适合在基带信道中传输，通常要经过基带信号变化，这种变化过程事实上就是编码过程。于是，出现了各种各样常用码型。不同码型有不同的特点和不同的用途。作为传输用的基带信号归纳起来有如下要求：1 希望将原始信息符号编制成适合与传输用的码型；2 对所选码型的电波形，希望它适宜在信道中传输。可进行基带传输的码型较多。1、 AMI码AMI码称为传号交替反转码。其编码规则为代码中的0仍为传

28、输码0，而把代码中1交替地变化为传输码的+1-1+1-1，、。 举例如下。消息代码：0 1 1 1 0 0 1 0 、AMI 码：0 +1 -1 +1 0 0 -1 0 、或 0 -1 +1 -1 0 0 +1 0 、AMI码的特点：（1） 无直流成分且低频成分很小，因而在信道传输中不易造成信号失真。（2） 编码电路简单，便于观察误码状况。（3） 由于它可能出现长的连0串，因而不利于接受端的定时信号的提取。2、 HDB3码 这种码型在数字通信中用得很多，HDB3码是AMI码的改进型，称为三阶高密度双极性码。它克服了AMI码的长连0传现象。2.2 NRZ，AMI，HDB3码之间的对应关系假设信息

29、码为0000 0110 0001 0000，对应的NRZ码、AMI码，HDB3码如图2-1所示。 信息代码 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0AMI波形AMI代码 0 0 0 0 0 1 -1 0 0 0 0 1 0 0 0 0NRZ波形HDB3代码 B 0 0 V 0 -1 1 -B 0 0 -V 1 0 0 0 VHDB3波形 图2-1 NRZ ，AMI，HDB3码型图分析表现，AMI码及HDB3码的功率谱不含有离散谱fS成份（fS1/TS，等于位同步信号频率）。在通信的终端需将他们译码为NRZ码才能送给数字终端机或数/模转换电路。在做译码时必须提供位同步信号。

30、工程上，一般将AMI或HDB3码数字信号进行整流处理，得到占空比为0.5的单极性归零码（RZ|0.5TS）。由于整流后的AMI，HDB3码中含有离散谱fS，故可用一选频网络得到频率为fS的正弦波，经整形、限幅、放大处理后即可得到位同步信号。 2.3 HDB3码的编/译码规则 HDB3码的编码规则：（1） 将消息代码变换成AMI码；（2） 检查AMI码中的连0情况，当无4个以上的连0传时，则保持AMI的形式不变；若出现4个或4个以上连0时，则将1后的第4个0变为与前一非0符号（+1或-1）同极性的符号，用V表示（+1记为+V，-1记为-V（3） 检查相邻V符号间的非0符号的个数是否为偶数，若为偶

31、数，则再将当前的V符号的前一非0符号后的第1个0变为+B或-B符号，且B的极性与前一非0符号的极性相反，并使后面的非0符号从V符号开始再交替变化。举例如下：代码 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3码 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1V、B -V +B +VHDB3码的特点如下：（1） 基带信号无直流成分，且只有很小的低频成分；（2） 连0串符号最多只有3个，利于定时信息的提取；（3） 不受信源统计特性的影响。 HDB3码的特点如下：（1） 基带信号无直流成分，且只有很小的低频成分；（2） 连

32、0串符号最多只有3个，利于定时信息的提取；（3） 不受信源统计特性的影响。HDB3码的译码规则： HDB3码的译码是编码的逆过程，其译码相对于编码较简单。从其编码原理可知，每一个破坏符号V总是与前一非0符号同极性，因此，从收到的HDB3码序列中，容易识别V符号，同时也肯定V符号及其前面的3个符号必是连0符号，于是可恢复成4个连0码，然后再将所有的-1变成+1后变得到原消息代码。 举例如下：HDB3码 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1V符号 -V +V 译码 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 3 用V

33、HDL语言设计HDB3编码器设计任务与要求将一串行输入码流编为HDB3码输出（编码部分）；将一串行输入的HDB3码解码后串行输出(解码部分)。3.1 HDB3编码器实现的基本原理从编码规则来分析，这个设计的难点之一是如何判决是否应该插“B”，因为这涉及到由现在事件的状态决定过去事件状态的问题。按照实时信号处理的理论，这是没办法实现的。但在实际的电路中，可以考虑用寄存器的方法，首先把信码寄存在寄存器里，同时设置一个计数器计数两个“V”之间“1”的个数，经过4个码元时间后，由一个判偶电路来给寄存器发送是否插“B”的判决信号，从而实现插“B”功能。不过，信号处理的顺序不能像编码规则那样：首先把代码串

34、变换成为AMI码，完成插“V”、插“B”工作之后，其后的“+1”和“-1”的极性还要依据编码规则的规定变换。这样做需要大量的寄存器，同时电路结构也变的复杂。若把信号处理的顺序变换一下：首先完成插“V”工作，接着执行插“B”功能。最后实现单极性变双极性的信号输出。这样做的好处是：输入进来的信号和插“V”、插“B”功能电路中处理的信号都是单极性信号，且需要的寄存器的数目可以少很多。另外，如何准确识别电路中的“1”、“V”和“B”。因为“V”和“B”符号是人为标识的符号，但在电路中最终的表现形式还是逻辑电平“1”。解决的方法是利用了双相码，将其用二进制码去取代。例如，代码： 1 1 0 0 1 0双

35、相码 10 10 01 01 10 01 这样就可以识别电路中的“1”、“V”、“B”。也可以人为地加入一个标识符（其最终目的也是选择输出“1”的极性）。控制一个选择开关，使输出“1”的极性能按照编码规则进行变化。3.2 HDB3编码器的设计过程本设计的思想并不像前面HDB3编码原理介绍的那样首先把消息代码变换成为AMI码，然后进行V符号和B符号的变换，而是在消息代码的基础上，依据HDB3编码规则进行插入“V”符号和插入“B”符号的操作，最后完成单极性信号变成双极性信号的变换。单/双极性变换插“B”插“V” 图3-1 HDB3码的编码器模型框图整个HDB3编码器包含3个功能部分：插“V”、插“

36、B”和单极性码转变成双极性码。各部分之间采用同步时钟作用，并且带有一个异步的复位（清零）端口。下面将详细介绍各个部分的设计流程、编写的源程序模拟仿真的波形图。（1）插“V”模块的实现1)、插“V”模块的建模插“V”模块的功能实际上就是对消息代码里的四连0串的检测即当出现四个连0串的时候，把第四个“0”变换成为符号“V”（“V”可以是逻辑“1”高电平），而在其他情况下，则保持消息代码的原样输出。同时为了减少后面工作的麻烦，在进行插“V”时，用“11”标识它，“1”用“01”标识，“0”用“00”标识。插“V”符号的设计思想很简单：首先判断输入的代码是什么（用一个条件语句判断），如果输入的是“0”

37、码，则接着判断这是第几个“0”码，则把这一位码元变换成为“V”码。在其他条件下，让原代码照常输出。 StartCounter=0Data_in=0Counter=counter+1Counter=3Data_out=11(v)Counter=0Data_out=01(1)Counter=0Data_out=00(0)endnoyesnoyes 图3-2所示为插“V”符号的流程图2) 插”V”模块的程序设计插V的程序如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hdb3a is

38、port(reset,clk,datain: in std_logic; dout: out std_logic_vector(1 downto 0);end entity;architecture rtl of hdb3a issignal counter:integer range 0 to 3;beginprocess(reset,clk,datain) is beginif reset=0 then counter=0;dout=00;elsif(clk=1 and clkevent) then if datain=0 then counter=counter+1; if counte

39、r=3 then -连4个0了 dout=11; counter=0; else dout=00; -没连4个0 end if; else dout=01; -1 码 counter=0; end if;end if;end process;end;3）插V的仿真波形图:(2) 插”B”模块的实现1）下面开始加b的算法,主要问题是要把过去的数据拿来处理,这个在通信里很常用,一般方法是将输入的数据,放入一串寄存器中,处理完之后,在输出,或者边处理边输出.由加v和加b的准则可以知道,v前面必定有3个0,加b的目的就是要把 0 0 0 中的第一个设置成b而且极性和v相反.这个算法就是把过去的三个数据

40、比较如果是三个0,就处理第一个0.所以可以设四个寄存器. 输入的数据: 1 1 0 0 0 1 每个寄存器所接受过的数据的顺序: 1 1 0 1 0 0 1 0 0 0 0 0 0 1D0D1D2D3由此可见算法很明了.设置两个临时reg变量even,flag.Flag用来标志两个v之间,即如果输入为11(v)则flag=1,如果,输入为others则输出为0;所以可以知道在两个v之间flag是为0的.Even用来在两个v之间标志1的奇,偶.偶为0,奇为1.同时要注意设置flag是检测d0,设置even是检测d3.另外强烈建议注意if(条件)else语句的时序,就是如果条件里含有临时reg变量

41、,则数据的输出是下一个状态.2)基本流程：StartDff0=1Dff3=1Flag=1Flag=0Even=even+1Dff0=1Even=0Yesnoyesnoyes图3-3 插“B”功能的流程图3)插B模块的程序如下: library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hdb isport(reset,clk:in std_logic; datain: in std_logic_vector(1 downto 0); dout: out std_logic_vector(1 d

42、ownto 0);end;architecture rtl of hdb issignal D1,D0:std_logic_vector(3 downto 0);signal flag,even:integer range 0 to 1;beginprocess(clk,datain)isbegin if(clk=1 and clkevent)then D1(3)=datain(1); D0(3)=datain(0); D1(2 downto 0)=D1(3 downto 1); D0(2 downto 0)=D0(3 downto 1);end if;end process;process(reset,clk,D1,D0) isbeginif reset=0 then flag=0; even=0;elsif(clk=1 and clkevent)then if (D1(3)=1 and D0(3)=1)then flag=1; else flag=0; end if; if(D1(0)=0 and D0(0)=1)then even=even+1; elsif(D1(0)=1 and D0(0)=1)then even=0; end if;end if;end