8 半导体存储器和可编程逻辑器件.doc

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1、8 半导体存储器和可编程逻辑器件 存储器和可编程逻辑器件属于大规模集成电路范畴。由于大规模集成电路集成度高，往往能将一个较复杂的逻辑部件或数字系统集成到一块芯片上，它的应用能有效地缩小设备体积、减轻设备重量、降低功耗、提高系统稳定性和可靠性，所以大规模数字集成电路应用得到飞速发展。一、 随机存取存储器（RAM） 随机存取存储器是一种既可以存储数据又可以随机取出数据的存储器，即可读写的存储器。随机存取存储器有双极型晶体管存储器和MOS存储器之分。MOS随机存取存储器又可分为静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）。RAM保存的数据具有易失性，一但失电，所保存的数据立即丢失。

2、RAM的电路结构与工作原理1、RAM存储单元 存储单元是存储器的最基本细胞，他可以存放一位二进制数据。（1）静态RAM存储单元 静态RAM中存储单元的结构如图8.1.1所示。虛线框内为六管SRAM存储单元，其中T1T4构成基本RS触发器。T5、T6为本存储单元的控制门，由行选择线Xi控制。Xi=1，T5、T6导通，存储单元与位线接通；Xi=0，T5、T6截止，存储单元与位线隔离。T7、T8是一列存储单元的公共控制门，用于控制位线和数据线的连接状态，由列选择线Yj控制。显然，当位选信号Xi和列选信号Yj都为高电平，T5T8均导通，触发器与数据线接通，存储单元才能进行数据的读或写操作。静态RAM靠

3、触发器保存数据，只要不断电，数据就能长久保存。位线B行选择线XiVDDVDDT3T4T1T2T6T5T8T7Yj列选择线DD数据线 图8.1.1 六管静态存储器（2）动态RAM存储单元 动态RAM存储数据的原理是靠MOS管栅极电容的电荷存储效应。由于漏电流的存在，栅极电容上存储的数据（电荷）不能长期保持，必须定期给电容补充电荷，以免数据丟失，这种操作称为刷新或再生。 动态RAM存储单元有三管和单管两种。图8.1.2所示为三管动态存储单元。图中的MOS管T2及其栅极电容C是动态RAM的基础，电容C上充有足够的电荷，T2导通（0状态），否则T2截止（1状态）。 图中行、列选择信号Xi、Yj均为高电

4、平时，存储单元被选中，经T5读出数据，或经T4写入数据。读写控制信号R/为高电平时进行读操作，低电平时进行写操作。在进行读操作时，由于G2门打开，经T3读出的数据又再次写入存储单元，即对存储单元进行刷新。在进行写操作时，G1门打开，G2门关闭，写入数据Di经G3反相后使电容C充电或放电。Di=0时，电容充电;Di=1时，电容放电。行选择线Xi写位线读位线T3T2CT11&VDDR/WT5T4DIDOYj列选择线 图8.1.2 三管动态存储单元 2、RAM的基本结构 存储器一般由存储矩阵、地址译码器和输入/输出控制电路3部分组成，如图8.1.3所示。存储器有3类信号线，即数据线、地址线和控制线。

5、存储矩阵地址译码器地址输入控制信号输入输入/输出控制电路数据输入/输出 图8.1.3 RAM的基本结构（1）存储矩阵 一个存储器内有许多存储单元，一般按矩阵形式排列，排成n行和m例。存储器是以字为单位组织内部结构，一个字含有若干个存储单元，一个字所含位数称为字长。实际应用中，常以字数乘字长表示存储器容量。 例如，一个容量为2564（256个字，每个字有4个存储单元）存储器，共有1024个存储单元，可以排成32行32列的矩阵，如图8.1.4所示。图中每四例连接到一个共同的列地址译码线上，组成一个字列。每行可存储8个字，每列可存储32个字，因此需要8根列地址选择线(Y0Y7）、32根行地址选择线(

6、X0X31)。（2）地址译码 通常存储器以字为单位进行数据的读写操作，每次读出或写入一个字，将存放同一个字的存储单元编成一组，並赋于一个号码，称为地址。不同的字存储单元被赋于不同的地址码，从而可以对不同的字存储单元按地址进行访问。字（存储）单元也称为地址单元。 通过地址译码器对输入地址译码选择相应的地址单元。在大容量存储器中，一般采用双译码结构，即有行地址和列地址，分别由行地址译码器和列地址译码器译码。行地址和列地址共同決定一个地址单元。地址单元个数N与二进制地址码的位数n有以下关系 N=2n即2n个（字）存储单元需要n位（二进制）地址。 图8.1.4中，256个字单元被赋于一个8位地址（5位

7、行地址和3位列地址），只有被行地址选择线和列地址选择线选中的地址单元才能对其进行数据读写操作。X31A4A3A2A1A0Y7Y0Y1X0X1X31列地址译码器行地址译码器A7 A6 A5 图8.1.4 2564存储矩阵（3）输入输出控制 RAM中的输入输出控制电路除了对存储器实现读或写操作的控制外，为了便于控制，还需要一些其他控制信号。图8.1.5给出了一个简单输入/输出控制电路，他不仅有读/写控制信号R/，还有片选控制信号CS。DDG2G1G3G4G5R/WCSI/O& 图8.1.5 输入/输出控制电路 当片选信号CS=1时，G4、G5输出为0，三个三态缓冲器G1、G2、G3处于高阻状态，输

8、入/输出（I/O）端与存储器内部隔离，不能对存储器进行读/写操作。当CS=0时，存储器使能；若R/=1，G5为1,G3门打开，G1、G2高阻状态，存储的数据D经G3输出，即实现对存储器读操作；若R/=0，G4为1，G1、G2打开，输入数据经缓冲后以互补形式出现在内部数据线上，实现对存储器写操作。3、 RAM的操作与定时 为保证存储器正确地工作，加到存储器的地址、数据和控制信号之间存在一种时间制约关系。（1）RAM读操作定时图8.1.6给出了RAM读操作的定时关系。从时序图中可以看出，存储单元地址ADD有效后，至少需要经过tAA时间，输出线上的数据才能稳定、可靠。tAA称为地址存取时间。片选信号

9、CS有效后，至少需要经过tACS时间，输出数据才能稳定。图中tRC称为读周期，他是存储芯片两次读操作之间的最小时间间隔。tRC读出单元地址ADDCStACSI/O读出数据tAA 图8.1.6 读操作时序图tWC写入单元地址ADDCSR/WI/OtAStWPtWR写入数据tDWtDH 图8.1.7 写操作时序图（2）RAM写操作定时RAM写操作定时波形如图8.1.7所示，从中可知地址信号ADD和写入数据应先于写信号R/。为防止数据被写入错误的单元，新地址有效到写信号有效至少应保持tAS时间间隔，tAS称为地址建立时间。同时，写信号失效后，ADD至少要保持一段写恢复时间tWR，写信号有效时间不能小

10、于写脉冲宽度tWP，tWC是写周期。RAM存储容量的扩展 1、字长（位数）的扩展 存储芯片的字长一般有1位、4位、8位和16位等。当存储系统实际字长超过存储芯片字长时，需要进行字长扩展。 一般字长扩展的方法是将存储芯片並联使用，如图8.1.8。这些存储芯片的地址、读/写、片选信号线应相应地连接在一起；而各芯片的输入/输出（I/O）线作为字节的各个位。也可用其他方法扩展字长，譬如、一个（16位二进制）字可用两个（8位二进制）字节通过寄存器锁存的方式合并成一个（16位）字。 CS D0 IC(1) D7CS D0 IC(X) D7CSR/WAn-1A0I/O0I/O7I/O8X-8I/O8X-1

11、图8.1.8 RAM字长扩展一般结构2、存储器字数的扩展 存储器的地址线表明存储器寻址范围，一个存储器地址线的多少表明该存储器可存储字（节）数的多少。十根地址线（A9A0）可有210=1024=1K个地址，可存储1K个字。存储器通常用K、M、G表示存储容量，1M=220=1024K、1G=230=1024M。当一片存储器字（节）数不满足需要时，可以用多片存储器通过增加地址线的方式扩展寻址范围，增大总字（节）存储量。增加的（高位）地址线一般作为存储器的片选信号CS，不同的高位地址选用不同的存储芯片存取数据。存储器I/O口是三态的，因此，这些存储器的I/O端可以直接采用线与的方式。图8.1.9给出

12、了字数扩展的一般框图。 CS D0 IC(1) D72m线译码器R/WI/O0I/O7An+m-1AnAn-1A0CS D0 IC(X) D7 图8.1.9 RAM字数扩展一般结构RAM举例存储器的品种繁多，除了RAM和 ROM之分，存储容量区别之外，随机存储器RAM还有动态DRAM和静态SRAM。一般地说，存储器芯片内半导体开关器件很多，为减小存储器芯片功耗都采用CMOS工艺。以下介绍两个较典型的RAM。1、MCM6264是8K8位的并行输入/输出SRAM芯片，采用28引脚塑料双列直插式封装，13根地址引线（A0A12）可寻址8K个存储地址，每个存储地址对应8个存储单元，通过8根双向输入/输

13、出（I/O）数据线（D0D7）对数据进行并行存取。数据线的输入/输出功能是通过读写控制线（R/）加以控制的，R/高电平，数据线作输出端口；R/低电平，数据线作输入端口。2个片选端（、CS1）和1个输出使能端（）是为了扩展存储容量实现多片存储芯片连接用的。6264功能表见表8.1.1，管脚分布和符号见图8.1.10。 CS1 R/ 方式 I/O 周期1 无 高阻态 0 无 高阻态 0 1 1 1 输出禁止 高阻态 0 1 0 1 读 DO 读0 1 0 写 DI 写表8.1.1 MCM6264功能表VCCR/WCS0A862641142815NCA12A7A6A5A4A3A11A9OEA2A1A

14、0A10CS1I/O0I/O1I/O2VSSI/O7I/O3I/O4I/O5I/O6A12A0R/WOECS0CS1I/O0I/O7 图8.1.10 8K8SRAM MCM6264引脚分布及方框符号 2、TMM41256是256K1位的DRAM芯片。由于DRAM集成度高，存储容量大，因此需要的地址引线就多。DRAM一般都采用行、列地址分时输入芯片内部地址锁存器的方法，为减少芯片外部引线数量， 从而外部地址线数量减少一半。图8.1.11给出了TMM41256的引脚分布及方框符号。4125618169A8DINWERASA0A2A1VCCGNDCASDOUTA6A3A4A5A7A8A0WECASR

15、ASOOUTDIN 图8.1.11 8K1DRAM TMM41256引脚分布及方框符号 行选通信号下跳锁存行地址，列选通信号下跳锁存列地址。写使能信号低电平，且和都为低电平，输入数据DIN锁存到内部数据寄存器，执行数据写入操作。写使能信号高电平，且和都为低电平，地址锁存器确定的存储单元的数据由数据输出端OOUT输出，执行数据读操作。DRAM没有单独片选端，是由信号提供片选功能。DRAM必须有一个数据刷新操作，以保证数据不会丢失。二、 只读存储器（ROM） 随机存储器具有易失性，掉电后所存数据丢失。而经常需要一种存储器掉电后数据不丢失，只读存储器具有这种性能。与RAM不同，ROM一般由专用装置写

16、入数据，数据一旦写入便不能随意改写，断电后，数据也不会丢失。按存储内容存入方式，只读存储器可分为固定ROM和可编程ROM两种。可编程ROM又可分为一次可编程存储器PROM、光可擦除可编程存储器EPROM、电可擦除可编程存储器EEPROM等。 ROM內部结构与RAM相似。在应用中，一般只读不写的存储器，如程序存储器等，可用ROM或PROM。关于ROM数据存储原理请参阅其他资料。可编程只读存储器PROM还有串行和并行输入/输出（I/O）之分。如28C64芯片是8K8位的并行E2PROM，除1和26号引脚功能不同外，其余外部引脚与6264有相同的功能。93C86芯片则是16K位的串行E2PROM，其

17、外部引脚只有8个，引脚分布与功能如图8.2.1所示。串行数据在E2PROM 内按字节存放，由ORG信号决定字长。ORG=1或悬空，字长为16bit，ORG=0，字长为8bit。输入串行操作指令，实现字节的读或写等操作。12345678DINDOUTGNDCSVCCNCORGCLOCK93Cx6 图8.2.1 串行E2PROM93C系列外引脚及功能三、可编程逻辑器件（PLD）1、PLD的电路表示法 前面介绍的逻辑电路的一般表示方法不适合描述可编程逻辑器件PLD内部结构与功能。PLD表示法在芯片内部配置和逻辑图之间建立了一一对应关系，並将逻辑图和真值表结合起来，形成一种紧凑而又易于识读的表达形式。

18、（1）连接方式 PLD电路由与门阵列和或门阵列两种基本的门阵列组成。图8.3.1是一个基本的PLD结构图。由图可以看到，门阵列交叉点上连接有三种方式： 硬线连接：硬线连接是固定连接，不能用编程加以改变。 编程接通：他是通过编程实现接通的连接。 可编程断开：通过编程已使该处连接呈断开状态。 与门阵列或门阵列输 入A BY Z输 出 硬线连接编程连接编程断开 ( a ) ( b ) 图8.3.1 PLD表示法 （2）基本门电路的PLD表示法A B C DA B C DL1L2AAA 图8.3.2中给出了几种基本门在PLD表示法中的表达形式。一个四输入与门在PLD表示法中的表示如图8.10（a）所示

19、，L1=ABCD，通常把A、B、C、D称为输入顷，L1称为乘积项（简称积项）。一个四输入或门如图（b）所示，其中L2=A+B+C+D。缓冲器有互补输出，如图（c）所示。 (a) (b) (c) (d) (e) 图8.3.2 基本门的 PLD表示法 (a) 与门（b）或门（c）输入缓冲器（d）输出缓冲器（e）默认连接和等效表示 （3）PROM的PLD表示法 可编程的只读存储器实质上可以认为是一个可编程逻辑器件，它包含一个固定连接的与门阵列（即全译码的地址译码器）和一个可编程的或门阵列。图8.3.3是四位输入地址码四位字长PROM的PLD表示法表示。图中可编程或阵列的可编程单元都以编程断开连接形式

20、表示，图（b）为其等效表示。O3 O2 O1 O0输出（数据线）与阵列（固定）A3 A2 A1 A0输入项（地址线）或阵列（可编程） O3 O2 O1 O0A3A2A1A0全地址译码器 ( a ) ( b ) 图8.3.3 PROM的PLD表示法 2、可编程阵列逻辑器件（PAL） 可编程阵列逻辑器件PAL采用可编程与门阵列和同定连接的或门阵列的基本结构形式。用PAL门阵列实现逻辑函数时，每个函数是若干个乘积项之和，但乘积项数目固定不变（乘积项数目取决于所采用的PAL芯片）。图8.3.4（a）给出了PAL编程前的结构图，图中与门阵列的可编程单元用“”表示，省略了可编程连接符“”；图（b）给出了编

21、程后的简化结构图，图中用“”表示可编程单元断开连接，用“ ”表示编程连接，以示与或门阵列的固定连接相“”区别。 由图（a）可知，每个或门有固定的四个输入（与门的输出，即乘积项），每个与门都有八个输入端（与四个输入变量相对应），所以，该PAL每个输出（函数）有四乘积项，每个乘积项最多可含有四个输入变量。 编程前与门的八个输入和四个输入变量及其反变量接通，这是与门阵列的默认状态。编程后，有些连接被熔断，从而获得需要的乘积项。默认状态时，与门输出为0。（b）图中，四个输出函数分别为： L0= B+AC+BC， L1=C+A+AB， L2=B+A， L3=B+C。或阵列（固定）A3 A2 A1 A0输

22、入项与阵列（可编程）O3 O2 O1 O0输 出 A B CA3 A2 A1 A0 乘积项A3 A2 A1 A0O3 O2 O1 O0L3 L2 L1 L0 ( a ) ( b ) 图8.3.4 PAL的基本结构（a）PAL编程前内部结构（b）PAL编程后简化内部结构实际应用中的PAL芯片乘积项可有八个，变量数可达十六个，如型号为PAL16L8可编程阵列逻辑器件。3、可编程通用阵列逻辑器件（GAL） 可编程通用阵列逻辑器件GAL是在PAL基础上发展起来的新一代逻辑器件，他继承了PAL的与或阵列结构，又利用灵活的输出逻辑宏单元OLMC来增强输出功能。（1）GAL的基本结构 图8.3.5给出了可编

23、程通用阵列逻辑器件GAL16L8内部逻辑结构及相应管脚分布。他由五部分组成： 8个输入缓冲器（引脚29作为输入）； 8个输出缓冲器（引脚1219作为输出缓冲器的输出）； 8个反馈/输入缓冲器（将输出反馈给与门阵列，或将输出端用作为输入端）； 可编程与门阵列（由88个与门构成，形成64个乘积项，每个与门有32个输入，其中16个来自输入缓冲器，另16个来自反馈/输入缓冲器）； 8个输出逻辑宏单元（OLMC1219，或门阵列包含其中）。除以上五个组成部分外，该器件还有一个系统时钟CK的输入端（引脚1）、一个输出三态控制端OE（引脚11）、一个电源VCC端（引脚20）和一个接地端（引脚10）。 1 1

24、9 2 18 3 17 4 16 5 15 6 14 7 13 8 12 9 11 图8.3.5 通用可编程阵列逻辑器件GAL16L8内部逻辑结构（2）输出逻辑宏单元（OLMC）来至与阵列至相邻级 TSMUX VCC PTMUX AC0 AC1 (n) OMUX 0 0 1 1 D XOR(n) FMUX 反馈 AC0 AC1(n) AC1(m) 来自邻级输出（） CK OE 图8.3.6 输出逻辑宏单元OLMC 图中 表示E2CMOS编程单元 GAL的每一个输出端都对应有一个输出逻辑宏单元OLMC，他的逻辑结构如图8.3.6所示。OLMC主要由四部分组成： 或门阵列（8输入或门阵列，其中一个

25、输入受控制）； 异或门（异或门用于控制输出信号极性，XOR(n)=0输出低电平有效，XOR(n)=1输出高电平效，n为输出引脚号）； 正边沿触发的D触发器（锁存或门输出状态，使GAL适用于时序逻辑电路）； 四个数据选择器（MUX）： 乘积项数选器PTMUX：用于控制来自与阵列的第一乘积项。当控制字中时，第一乘积项作为或门8个输入中的一个输入项，反之，或门只有7个输入项。 三态数据选择器STMUX：用于选择三态输出缓冲器的控制信号。当AC0 AC1(n)=00时，VCC为控制信号，三态缓冲器使能；AC0 AC1(n) =01时，输出缓冲器禁止；AC0 AC1(n) =11时，第一乘积项为三态缓冲器的控制信号；AC0 AC1(n) =10时，OE作为三态缓冲器的使能信号。 反馈数据选择器FMUX：用于决定反馈信号的来源。受AC0、AC1(n)和AC1(m)控制，m为相邻宏单元对应I/O引脚号。有四种信号来源：地电平、相邻OMUX输