第3章 在系统编程技术（ISP） .ppt

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1、EDA&CPLD,第3章在系统编程技术（ISP）,ISP功能提高设计和应用的灵活性,减少对器件的触摸和损伤不计较器件的封装形式,允许一般的存储样机制造方便支持生产和测试流程中的修改,允许现场硬件升级迅速方便地提升功能,未编程前先焊接安装,系统内编程-ISP,在系统现场重编程修改,3在系统编程技术（ISP）,逻辑设计（Top to Down）任务：功能描述电路原理图、功能描述语言 控制器设计逻辑方程、真值表、状态图,选择器件：I/O数、寄存器数、门数、pin to pin、功耗,JEDEC文件 Join Electronic Device Engineering Council(电子器件工程联

2、合协会)创建工业标准 由开发系统软件/器件公司专用开发工具自动生成。,编程：.JED文件下载，对器件编程（烧录）直接在用户设计的目标系统中（在用系统）的PLD器件进行编程,31isp原理,1、逐行编程,2、与外系统脱离13=ispEN=0 I/O高阻 脱离外电路(isp1016),3、编程电缆 ispEN 13 专用引脚 SDI 14 串行数据输入 13=0 接受电缆信息 SCLK 33 串行时钟 MOOD 36 方式信号 13=1 直通输入 SDO 24 串行数据输出,4、编程状态机（控制编程操作）：三状态时序电路 控制信号：MOOD SDI 00 器件正常工作（读识别码 10）11 移位状

3、态 SDI送入的数据（命令）移入寄存器 11 执行状态 每个编程操作完成,编程状态机,5位,串行读出,8位进入水平移位寄存器,此接口既可作编程下载口，也可作JTAG接口,ALTERA 的 ByteBlaster（MV）下载接口,32编程方式,Joint Test Action Ggroup,32编程方式,1、计算机并口 ISP器件（接插件RJ45）5个信号线 七芯电缆 地线 目标板电源检测线,2、利用目标板上单片机或微处理器 编程数据 EPROM中,3、目标板上多片ISP器件 ispEN 对器件分别使能，其它器件正常工作 ispEN 1/2MUX输入信号/编程信号 菊花链下载 Daisy Ch

4、ain(Lattice)串行片数不超出接口的驱动能力 器件位置由器件识别码确定 器件前后芯片内寄存器短路（信号直通）,下载电缆,ispEN 对器件分别使能,ispEN MUX输入信号/编程信号,菊花链下载 Daisy Chain,串行片数：不超出接口的驱动能力器件位置：由器件识别码确定 MODE SDI=HL 装载识别码=LH 识别码移位 从SDO移出至计算机器件前后芯片内寄存器短路（信号直通）,3.3 ispGDS In-System Programmable Generic Digital Switch,重构电路互连关系的开关器件,例：ispGDS22可供互连用的端口总数22,11*11的

5、矩阵可互连矩阵的交叉点通过编程接通传输延迟7.5ns,一、结构,二、ispGDS I/O单元的结构,=0 GDS的输出=1 输入端使用,共5种组态,三、编程控制信号,MODESDI 工作状态受状态机控制SDO 可以菊花链下载SCLK,四、ispGDS 使用,替代DIP Double In-line Package,作用：改变硬件系统 改变或重构硬制电路板的连接 实现对目标系统连接关系的重构,没定义的管脚，编程时端口自动与开关矩阵断开,例：,TITLE EXAMPLEDEVICE=ispGDS14“YOCLK=2HzPIN20=PIN1“Y2CLCK=STEPPIN18=PIN9PIN11=LP

6、IN13=PIN10,3.4 CPLD和FPGA的编程与配置,10芯下载口,接口各引脚信号名称,CPLD:基于EEPROM or Flash-program 编程后信息不会丢失,但编程次数有限 FPGA:基于SRAM查找表-configure 掉电后信息丢失,但配置次数无限,PS:Passive Serial 被动串行模式JTAG:Joint Test Action Group 20世纪80年代联合测试行动组开发的技术规范,3.4.1 CPLD的ISP方式编程,CPLD编程下载连接图,TCK、TDO、TMS、TDI为CPLD的JTAG口,对CPLD编程,多CPLD芯片ISP编程连接方式,3.4

7、.1 CPLD的ISP方式编程,3.4.2 Altera公司的FPGA配置方式与器件系列,Altera FPGA常用配置器件,DCLK nCSnINIT_CONF OE DATA,PC机,FPGA,EPC2配置芯片,配置电路和JTAG编程端口,DCLKCONF_DONEnCONFIGnSTATUSDATA0,TCKTMSTDOTDI,TCKTMSTDOTDI,配置,编程,利用FLASH结构的EPC2为FPGA作配置,将编程完毕的配置器件插在相应的电路系统上,EDA&CPLD,第4章ispLSI 编程,4ispLSI编程,一、输入设计文件 网表文件 综合器二、JEDEC文件 烧录芯片 适配器,4

8、1isp器件设计步骤,一、设计准备 I/O口定义：资源是否够用 逻辑资源：GLB 查阅宏单元库（门、触发器、计数器、MUX等，约200种）方程实现部分的估算 资源利用率：（取50%）,二、设计输入 逻辑图 方程 HDL输入 真值表（含状态转换真值表）状态图,三、设计检验 输入文件检验 语法 软件自动生成 规范 输入的逻辑映射到GLB和IOC 网表（电路模型）最小化,四、布局布线 软件自动完成 布线报告 GLB和IOC使用情况 GLB的平均输入输出、扇出、复用信号,41isp器件设计步骤,五、模拟仿真 使用测试向量 结果：文件 波形图 测试向量设定 组合：真值表中抽取代表性的部分 时序：起始状态

9、开始设定输入 原则：遍历、连续、最小,六、熔丝图 不用的I/O接有源上拉电阻 使用的I/O可选择有源上拉,七、下载编程 JEDEC文件 器件中,原理图/VHDL文本编辑,综合,FPGA/CPLD适配,FPGA/CPLD编程下载,FPGA/CPLD器件和电路系统,时序与功能门级仿真,1、功能仿真2、时序仿真,逻辑综合器,结构综合器,1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置,功能仿真,应用FPGA/CPLD的EDA开发流程:,41isp器件设计步骤,4.2 FPGA/CPLD测试技术,3.5.1 内部逻辑测试,3.5.2 JTAG边界扫描测试,图3-41 边界扫描电路结

10、构,4.2 JTAG边界扫描测试,表4-1 边界扫描IO引脚功能,图4-2 边界扫描数据移位方式,4.2 JTAG边界扫描测试,图3-43 JTAG BST 系统内部结构,图3-44 JTAG BST系统与与FLEX器件关联结构图,图3-45 JTAG BST选择命令模式时序,TAP控制器的命令模式有：,SAMPLEPRELOAD指令模式,EXTEST指令模式,BYPASS指令模式,IDCODE指令模式,USERCODE指令模式,管芯尺寸比较,工艺改进促使供电电压降低,FPGA/CPLD多电压兼容系统,内核电压 3.3V、2.5V或 1.8V,接受 2.5V、3.3V 或者 5.0V 输入,输

11、出电位标准 Vccio,FPGA/CPLD不同芯核电压器件流行趋势,3.7.2 使用PC并行口配置FPGA,图3-49 FLEX10K PS模式配置时序,图3-50 多FPGA芯片配置电路,FLEX、ACEX、APEX等系列 FPGA器件配置连线图,FLEX、ACEX、APEX系列FPGA 配置电路,FPGA Passive Serial Configuration 被动串行配置模式,10针标准配置/下载接口,通过配置电路后与PC机的并行接口相接,对FPGA配置,主系统通用10针标准配置/下载接口,目标板10针标准配置接口,PIN1,OTP配置器件插座,图3-51 FPGA使用EPC配置器件的

12、配置时序,3.7.3 用专用配置器件配置FPGA,图3-52 FPGA的配置电路原理图,OTP配置器件：EPC1441、EPC1、EPC1213等,FPGA配置器件,选择Global Project Device项,编译前选择配置器件,注意，被编译文件的工程名为“DAC”，因此，其配置文件名应该为“DAC.POF”,对于低芯核电压FPGA（如EP1K30），需选择此项，电路中的配置芯片应该接3.3V工作电压。,选择配置芯片的型号为EPC1PC8,选择PS模式,编 译！,选择配置器件生产商,打开通用编程器编程窗,选择器件类型,选择器件型号,器件接插方式,进入工程文件夹，选择编程文件,选择编程文件

13、,双击编程文件后，进入“File type”窗，选择文件类型为“POF”：Programming Output File,编程缓冲器中的DAC.POF文件码,注意文件芯片型号是否对！,打开编程窗口,编程窗,开始编程,将编程完毕的配置器件插在相应的电路系统上,3.7.4 用专用配置器件配置FPGA,图3-53 EPC2配置FPGA的电路原理图,EPC2可以多次重复编程，且是isp方式编程,外部上拉电阻1K X 5,如果没有使用外部上拉电阻，则必须选择此项,选择配置器件型号：EPC2LC20,编 译！,编程前，首先打开编程器窗口,然后用鼠标双击此文件名,于是弹出编程文件选择窗,双击此编程文件名：D

14、AC.POF,这是对FPGA的配置文件,对EPC2编程文件名,编程器件名,开始编程,EPC2器件,EPC2的编程口,3.7.4 使用单片机配置FPGA,图3-54 MCU用PPS模式配置FPGA电路,图3-55 单片机使用PPS模式配置时序,图3-56 用89C52进行配置,单片机产生配置时序、读取EPROM中的配置数据,EPROM中放置多个不同功能的配置文件,对FPGA进行配置,FPGA的配置和重配置（RECONFIGURATION）,PC机,FPGA,应用电路系统,CPU/CPLD,大容量ROM/EPROM/FLASH芯片,FPGA,应用电路系统,CPU/CPLD,RAM,方案1,方案2,

15、1、通用编程器2、通用仿真器3、虚拟仪表,实 验,单片机和EPROM配置FPGA电路设计 根据图3-57和图3-58设计一个可对EPF10K20配置的电路，其中的配置文件存储器可以用EPROM(如27C512)担任，配置控制器用EPM7128S或89C51来担任，要求EPROM能放置4个配置文件，由CPLD或单片机通过控制EPROM地址线的方式，根据接受命令的方式对FPGA配置不同的配置文件。注：本实验可作为一个毕业设计项目。,关于商业误导的说明1、EDA OR CAD？Protel、PSPISE、EWB、Multisim？2、CPLD OR FPGA？3、ISP（IN-System Programability）OR ISP编程方式?4、TI TMS320=DSP？5、软件无线电=计算机软件完成全数字处理？6、电子产品质量和性能与企业的规模、厂房 的大小、生产线的完备成正比？Fabless，EMS：电子制造服务，TSMC：台积电，台湾积体电路有限公司 UMC：台联电，台湾联合电子有限公司 Compaq：台湾英业达，Motorora：东方通信部分；上海中芯国际IC代工7、什么是“动手能力”？,