硬件故障分析案例(九)_Phase Lock Lost.ppt
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1、【GCLK alarms】4.GCLK:Phase Lock Lost,Clearing Type:FMIC,Severity Level:Major,Category:,Equipment,EventLogs 此类告警案例模式:,#0-NOT APPL-,*NONE*.,equipmentFailureEvent-GCLK-MCU-,BSC928(PC_YuLiang:SITE-70:):70 GCLK-MCU 0-,07/05/2006 01:21:32.,4 Phase Lock Lost,-FMIC,-Major 0/0.,Kit No.SWLN4402BHA-,Device Seri
2、al No.X75FZX1VDR,Config Tag 46000e5a0A 00 00 00.什么是时钟失锁:本地时钟的晶振会产生一个波形,本地时钟拿这个波形和网络时钟的波形对比,通过锁相环电路来调整时间。如果锁相环电路不能发挥作用,就是时钟失锁了。时钟失锁的告警原理:GCLK 无法锁相或锁相失败时会产生 GCLK Failed Phase Lock 或 Phase Lock Lost 的提示,并可能伴随出现4、13、14号等告警。GLCK 的功能是使得系统与更准确的时钟同步。对于 BSS 来说,GCLK 要与 MSC 的时钟同步。时 钟同 步的目 的是 在射频 部分 提供 0.05ppm(
3、ppm 为百万分 之一;即如 时钟 为16.384MHz,则频率误差为 16.384MHz0.05ppm=0.8192Hz)的高精度的时间同步。因此要提供参考时钟的 E1/T1 链路要尽量减少滑帧和失同步。对于基站来说,时钟为 8MHz,则频率误差为 8MHz0.05ppm=0.4Hz 的高精度的时间同步。GCLK-4 Phase Lock Lost,GCLK 在工作时的四种不同的模式:GCLK 要与上一级时钟同步必须要有上一级时钟的参考信号,时钟参考信号是根据数据库的定义从指定的 MMS 口上提取的。在 database 中需要定义不同 MMS 口的时钟提取优先等级。GCLK 在工作时有四种
4、不同的模式:,自由振荡模式:,此模式是当 GCLK 刚上电时,其内部的晶体振荡器(OCXO)需要有预热的过程,以保持其正常的工作环境。此时间是固定不变的(30 分钟),无法更改。在自由振荡状态下,GCLK内的 DAC 输入为 80H,时钟输出保持在 0.05ppm 的精度内。,频率保持:,此模式是 GLCK 与 2M 失锁时的状态。此时 GCLK 使用前一次 ADC 输出的值输入 DAC 以控制时钟,此状态是一个过渡状态,一般持续 10 秒。,频率设置模式:,此模式一般在频率保持模式之后。使用 LTA(Long Term Average)值输入 DAC 以控制时钟。正常锁相工作时 GCLK 每
5、 30 分钟采样一个 ADC 输出值2 位 16 进制数,存入内部存储器,存储器最大可以存放 48 个值,采用先入先出原则更新。这 48 个值也可以被 GPROC通过 MCAP 总线读取或设置。所谓 LTA 就是指将这 48 个值取平均输入到 DAC。频率设置模式下,GCLK 不再往存储器中存放新值,只是使用以前的旧值,存储器停止更新,这是与锁相状态的不同之处。,锁相闭环模式:,此模式分为两个子状态,.捕捉频率锁定状态:此状态是一个过渡状态,由硬件决定。.频率锁定状态:此状态内 GCLK 已与 E1/T1 锁相,但需等待一段时间,以确定锁相稳定之后就进入锁相状态。GCLK-4 Phase Lo
6、ck Lost,时钟同步的参数设定:GCLK 要与 E1/T1 同步必须有合适的时钟提取端口,这些端口的优先级按以下原则确定:.MMS 是否为 B-U.MMS 的等级(在 database 中定义).在一定时间内 MMS 处于 OOS 状态的次数.如果以上都相同,则轮流作为时钟源除了 MMS 口的等级外,在 DATABASE 中还有一些参数与 GCLK 有关:.设置是否允许时钟同步chg_ele phase_lock_gclk,:Disable phase locking;,:Enable phase locking;,.设置时钟同步端口切换时间chg_ele wait_for_reselec
7、tion,1 to 255(缺省值为 10),.设置时钟同步端口优先级modify_value mms_priority mms 0 to 255(0 不提取时钟,255 最高级别).设置 LTA 告警门限chg_ele lta_alarm_range,1 to 255(缺省值为 7),.GCLK 尝试重新锁相(只有当 GCLK 前一次锁相失败时)reattempt_pl.锁相判定的有效时间(保持在+/-0.05ppm 内)modify_value phase_lock_duration mms 0 to 255(缺省值为 0)注:该参数设置了锁相闭环模式中,第一阶段的时间,第二阶段的时间是该
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