基于EDA技术设计的一个简易的八音符电子琴.doc

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1、简易电子琴的设计报告学院： 物电学院班级： 08（27）姓名： 孟倩学号： 08417642日期： 2011-6-28指导老师：康素成目 录一实验目的2二设计要求2三设计的基本内容2四简易电子琴设计过程21.简易电子琴的工作原理22.简易电子琴的工作流程图23.简易电子琴中各模块的设计23.1 乐曲自动演奏模块23.2 音调器发生模块23.3 数控分频模块23.4 顶层设计2五程序代码分析21.顶层VHDL程序22.音阶发生器VHDL程序23. 数控分频模块VHDL程序24. 自动演奏模块VHDL程序2六实验操作内容及步骤：21、打开Quartus，创建jtxhd工程22.引脚分配2七设计心得

2、和体会2八、参考文献2一实验目的1. 在掌握计算机组成原理理论的基础上，了解EDA技术。2. 掌握VHDL硬件描述语言的设计方法和思想，并设计一个八音符简易电子琴。3.掌握Quartus II软件的使用；二设计要求本系统是采用EDA技术设计的一个简易的八音符电子琴，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，由键盘输入控制音响，同时可自动演奏乐曲。用户可以将自己编制的乐曲存入电子琴，演奏时可选择键盘输入乐曲或者已存入的乐曲。系统由乐曲自动演奏模块、音调发生模块和数控分频模块三个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本

3、系统功能比较齐全，有一定的使用价值。三设计的基本内容基于MAX+PLUS平台，运用VHDL语言对简易电子琴的各个模块进行设计，并使用EDA 工具对各模块进行仿真验证。本设计包含如下三个模块：乐曲自动演奏模块，音调发生模块，数控分频模块，最后把各个模块整合后，通过电路的输入输出对应关系连接起来。四简易电子琴设计过程1.简易电子琴的工作原理音乐产生原理及硬件设计由于一首音乐是许多不同的音阶组成的，而每个音阶对应着不同的频率，这样我们就可以利用不同的频率的组合，即可构成我们所想要的音乐了，当然对于单片机来产生不同的频率非常方便，我们可以利用单片机的定时/计数器来产生这样方波频率信号，因此，我们只要把

4、一首歌曲的音阶对应频率关系弄正确即可。本次设计中单片机晶振为12MHZ，那么定时器的计数周期为1MHZ，假如选择工作方式1，那T值便为T= 216-5105/相应的频率 ，那么根据不同的频率计算出应该赋给定时器的计数值，电子琴的具体工作原理图如图下图所示。图为：简易电子琴的工作原理图2.简易电子琴的工作流程图开始按键按下是否成功TO初始化并开中断允放TO中断识别按键功能根据按键功能，装入音符T到TO中启动TO工作2简易电子琴的工作流程图按键释放是否成功？停止TO工作TO中断入口重装THO，TLO初值P1.0取反中断返回图为： 简易电子琴的工作流程图3.简易电子琴中各模块的设计为了更清楚的了解电

5、子琴的工作过程，我们利用EDA工具（本课程设计Max+plus）对各个模块实施时序仿真（Timing Simulation）,由自顶向下的设计方式，最后将三个模块进行整合，做出简易电子琴整个系统的时序仿真图。3.1 乐曲自动演奏模块乐曲自动演奏模块的作用是产生8位发声控制输入信号。当进行自动演奏时，由存储在此模块中的8位二进制作为发声控制输入，从而自动演奏乐曲。这段模块的原理图如图3.1所示：CLKAUTO INDEX07.0INDEX27.0 3.1 乐曲自动演奏模块原理图3.2 音调器发生模块音调发生模块的作用是产生音阶的分频预置值。当8位发声控制输入信号中的某一位为高电平时，则对应某一音

6、阶的数值将输出，该数值即为该音阶的分频预置值，分频预置值控制数控分频模块进行分频，由此可得到每个音阶对应的频率。这段模块的原理图如图3.2所示： TONE10.0INDEX7.0 HIGH CODE6.0图 3.2 音调发生器模块原理图3.3 数控分频模块数控分频模块对时基脉冲进行分频，得到1、2、3、4、5、6、7七个音符对应的频率。该模块的VHDL程序中包含了三个过程。首先对FPGA的32MHZ的时基脉冲进行分频得到8MHZ的脉冲，然后按照tonel输入的分频系数对8MHZ的脉冲再次分频，得到所需要的音符频率。第三个进程的作用是音调输出时再进行二分频，将脉冲展宽，使扬声器有足够发声功率。这

7、段模块的原理图如图3.3所示：CLK1 SPKSTONE110.0图 3.3 数控分频模块原理图3.4 顶层设计顶层模块由乐曲自动演奏、音调发生器和数控分频器三个模块组成，把以上各个模块进行整合，最后我们得到了系统的整个工作原理图，如图3.4：34 简易电子琴的顶层设计原理图五程序代码分析1.顶层VHDL程序-文件名：top.vhd-功能：顶层文件library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity top isPort ( clk

8、32MHz :in std_logic; -32MHz系统时钟handTOauto : in std_logic; -键盘输入/自动演奏code1 :out std_logic_vector(6 downto 0); -音符显示信号index1 :in std_logic_vector(7 downto 0); -键盘输入信号high1 :out std_logic; -高低音节信号spkout :out std_logic); -音频信号end top;architecture Behavioral of top iscomponent automusicPort ( clk :in std

9、_logic; Auto: in std_logic; index2:in std_logic_vector(7 downto 0); index0 : out std_logic_vector(7 downto 0); end component;component tonePort ( index : in std_logic_vector(7 downto 0); code : out std_logic_vector(6 downto 0); high : out std_logic; tone0 : out integer range 0 to 2047);end component

10、;component speakerPort ( clk1 : in std_logic;tone1 : in integer range 0 to 2047;spks : out std_logic);end component;signal tone2: integer range 0 to 2047;signal indx:std_logic_vector(7 downto 0);beginu0:automusic port map(clk=clk32MHZ,index2=index1,index0=indx,Auto=handtoAuto);u1: tone port map(inde

11、x=indx,tone0=tone2,code=code1,high=high1);u2: speaker port map(clk1=clk32MHZ,tone1=tone2,spks=spkout);end Behavioral; 2.音阶发生器VHDL程序-文件名：tone.vhd。-功能：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity tone isPort ( index : in std_logic_vector(

12、7 downto 0); -音符输入信号code : out std_logic_vector(6 downto 0); -音符显示信号high : out std_logic; -高低音显示信号tone0 : out integer range 0 to 2047); -音符的分频系数end tone;architecture Behavioral of tone isbeginsearch :process(index) -此进程完成音符到音符的分频系数译码，音符的显示，高低音阶begincase index iswhen 00000001 = tone0=773;code=1001111

13、;high tone0=912;code=0010010;high tone0=1036;code=0000110;high tone0=1116;code=1001100;high tone0=1197;code=0100100;high tone0=1290;code=0100000;high tone0=1372;code=0001111;high tone0=1410;code=0000000;high tone0=2047;code=0000001;high=0;end case;end process;end Behavioral;3. 数控分频模块VHDL程序-文件名：speak

14、er.vhd。-功 能：实现数控分频。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity speaker isPort ( clk1 : in std_logic; -系统时钟tone1 : in integer range 0 to 30624; -音符分频系数spks : out std_logic); -驱动扬声器的音频信号end speaker;architecture Behavioral of speaker issi

15、gnal preclk,fullspks:std_logic;beginpulse1:process(clk1) -此进程对系统时钟进行4分频variable count:integer range 0 to 8;beginif clk1event and clk1=1 then count:=count+1;if count=2 then preclk=1; elsif count=4 then preclk=0;count:=0;end if;end if;end process pulse1;genspks:process(preclk,tone1)-此进程按照tone1输入的分频系数对

16、8MHz的脉冲再次分频，得到所需要的音符频率variable count11:integer range 0 to 30624;beginif preclkevent and preclk=1 thenif count11tone1 then count11:=count11+1;fullspks=1;else count11:=0;fullspks=0;end if;end if;end process;delaysps:process(fullspks) -此进程对fullspks进行2分频variable count2 :std_logic:=0;beginif fullspkseven

17、t and fullspks=1 then count2:=not count2;if count2=1 then spks=1;else spks=0;end if;end if;end process;end Behavioral；4. 自动演奏模块VHDL程序-文件名：automusic.vhd-功 能：实现自动演奏功能。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity automusic isPort ( clk,Aut

18、o : in std_logic; -系统时钟；键盘输入/自动演奏index2 : in std_logic_vector(7 downto 0); -键盘输入信号index0 : out std_logic_vector(7 downto 0); -音符信号输出end automusic;architecture Behavioral of automusic issignal count0:integer range 0 to 31;-changesignal clk2:std_logic;beginpulse0:process(clk,Auto) -此进程完成对系统时钟8M的分频，得到4

19、Hz的信号clk2variable count:integer range 0 to 8000000;beginif Auto=1 then count:=0;clk2=0;elsif clkevent and clk=1 then count:=count+1;if count=4000000（4） then clk2=1; elsif count=8000000 （8）then clk2=0;count:=0;end if;end if;end process;music:process(clk2) -此进程完成自动演奏部分曲的地址累加beginif clk2event and clk2=

20、1 thenif count0=31 then count0=0;else count0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 index0 null;end case;else index0“程序”Alt

21、era Quartus 6.1（2） 选择FileNew Project Wizard 界面，单击Next按钮，进入工程名称的设定、工程目录的选择。（3） 在对话框中，指定工程存放的目录、工程名和顶层实体名，工程名和顶层实体名要求相同，工程目录可以随意设置，但必须是英文的目录，单击Next按钮如下图1所示。（4） 在如下图所示的对话框中，用户指定目标器件，根据开发板所使用的期间来选择，单击Next按钮，见如下步骤：（5） 新建一个VHDL语言，见下图：（6） 把程序代码输入，编译、运行程序，单击processingstart comilation，运行程序，见下图：2.引脚分配（1）单击ass

22、ignmentstiming analysis setting进行引脚分配（2）直接导入引脚分配，单击assignmentsimport assignments（3）引脚分配完成3产生波形图（1）创建波形文件，单击Fileother filesvector waveform file（2）点击空白处，点开INSERT-insert node,再点击node finderlist,把元器件添加进去，得到其仿真波形图，如下所示：七设计心得和体会通过两星期的紧张工作，最后完成了我的设计任务基于VHDL语言的简易电子琴的设计。通过本次课程设计的学习，我深深的体会到设计课的重要性和目的性所在。本次设计课

23、不仅仅培养了我们实际操作能力，也培养了我们灵活运用课本知识，理论联系实际，独立自主的进行设计的能力。它不仅仅是一个学习新知识新方法的好机会，同时也是对我所学知识的一次综合的检验和复习，使我明白了自己的缺陷所在，从而查漏补缺。希望学校以后多安排一些类似的实践环节，让同学们学以致用。在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经验，对以后从事集成电路设计工作会有一定的帮助。在应用VHDL的过程中让我真正领会到了其并行运行与其他软件（C语言）顺序执行的差别及其在电路设计上的优越性。用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法必将在未来的数字系统设计中发挥越来越重要的作用。八、参考文献1.周立功 SOPC嵌入式系统基础教程 北京航空航天大学出版社 20062.甘历 VHDL应用与开发实践 北京科技出版社 20033.李冬梅 PLD器件与EDA技术 北京广播学院出版社 20004.赵俊超 集成电路设计VHDL教程 北京希望电子出版社 2002