数字预失真关键技术（四） .ppt

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1、第三章 数字预失真电路设计及实现第一节 基于FPGA电路的预失真电路设计第二节 预失真器参数的实时提取及实现第三节 基于ASIC电路的数字预失真器设计及实现,Intersil数字预失真线性化解决方案介绍PMC-Sierra数字预失真线性化解决方案介绍TI数字预失真线性化解决方案介绍Optichron数字预失真线性化解决方案介绍,1.2.3.44.,第四节 非线性建模及预失真性能快速评估软件介绍,PipeliningOptional,MUXOutpu,ut,RegistersInput,R,RegistersOutput,DSP模块结构,+,+-+-,High Performance DSP O

2、peration 18x18 Functions at 282 MHzInput,Output&Pipeliningregisters,Reduce overall Logic usage,Add/Accumulate/Subtract,Signed&unsigned operations,Dynamically change between Add&Subtract,Support complex multiplications,-,+,j(Ai Br+ArBi),(Ar+jAi)x(Br+jBi)=(Ar Br AiBi)+4 Multiplications,1 Addition&1 Su

3、btraction,2,PA,I,Q out,数字预失真参考设计DSP Blocks,I&Qmod,I,Q in,address,FIR,RAM,LUT(I&Q),(I,r2+Q2)1/2,I=r*sin()Q=r*cos(),I&Q Demod,r(I2+Q2)1/2,(-1),delay,CORDIC,FIR,arctan(I/Q),arctan(I/Q),delay,(-1),Sync,NCO,Processor+hardware acceleration3,CORDIC算法 Hardware efficient algorithm for computingfunctions such

4、 as:Trigonometric Hyperbolic Logarithmic Iterative solution that uses only shifts andadding/subtracting High performance as no multiplications anddivisions,Simple/less hardware required,4,Altera CORDIC DPD解决方案,CORDIC,X_in,X_out,Y_inZ_inmode,Y_outZ_out,Cartesian to Polar conversion X_in,Y_in=Cartesia

5、n values,Z_in=0,mode=0 X_out=magnitude,Z_out=phase Polar to Cartesian conversionX_in=magnitude,Z_in=phase,Y_in=0,mode=1X_out,Y_out=Cartesian values Mode selects conversion direction Pipelined enabling new inputs to be applied in every clk cycle After initial latency valid outputs will appear on ever

6、y clk cycle Timesharing:on each clk cycle the mode of the CORDIC can be changed5,CORDIC构架,Iteration 1,Iteration n,Reg,QuadrantAdjust,Quadrantdetect&IP modify,Add/Sub&Shift,Parallel Architecture enabling high performance CORDIC algorithm can only deal with vector rotations of 90 to+90 degrees Require

7、 additional logic(Quadrant blocks)to be able to deal with vectors inany of thefour quadrants Parameterisable code input vector widths and number of iterations can be changed.6,CORDIC实现,LEs in Altera PLDs,Each LE is suited for implementing the required,adders/subtractors.,LEs can dynamically change f

8、rom operating as an,adder to subtractor,Each LE contains a register,Performance,7,第三章 数字预失真电路设计及实现第一节 基于FPGA电路的预失真电路设计第二节 预失真器参数的实时提取及实现第三节 基于ASIC电路的数字预失真器设计及实现,Intersil数字预失真线性化解决方案介绍PMC-Sierra数字预失真线性化解决方案介绍TI数字预失真线性化解决方案介绍Optichron数字预失真线性化解决方案介绍,1.2.3.44.,第四节 非线性建模及预失真性能快速评估软件介绍8,2.1)one MIPSe(Dhry

9、strformancePer,S,自适应算法实现预失真器参数的提取Hard Core Advantages High Performance 922TDMI,200,Time-to-Market Lots of On-Chip Memory Leverage Large Existing Code,Base,20,10050,Soft Core Advantages Flexibility Low Cost Portable Design Scalability Obsolescence Proof,0,Fits Broad Range of Altera PLD Families,Soft

10、Core,Hard Core,9,基于改进型脉动阵列QR-RLS自适应算法,x(n),x(n 1),.,x(M 1),x(M),x(n),x(n 1),.,x(M 2),x(M 1),x(n),x(n 1),.,x(2),x(1),wM1,wM2,.,w1,w0,y(n),y(n 1),.,y(M+1),y(M),10,/,/,/,/,x(n)in x(n)in=0,新脉动阵列-三角部分,R00,R01,R11,x(2),x(2)/x(2)/,P*M-1,0 0 0 0 0 x(N)x(M-1)x(M),N-M+1,预加阵列,原三角阵列,注意此处是,x(2)x(1),P-1,P=3,M=2的特

11、例0 0 0 0 0 x(N-M+1),R55,R44,R02R03R04,R05,R12R13R14,R15,R22R23R24,R25,R33R34,R35,R45,x(2)/x(2)/2x(1)x(1)/x(1)/,x(1)/x(1)/2,P-1,U0,U1,U2,U3,U4,U5,y(2),y(M+1)y(M),0 0 0 0 0 y(N),x(n),inx(n)inx(n)out,初始化:,x(n)in=0 x(n)out=x(n),in*x(n)in,RinRout,Rin,初始化:c=1s=0R=0,cout Rout=c*Rin 1/2*s*RinR=1/2*c*R+s*Rin

12、sout cout=c sout=s,2,i,x(n)inxM 1(n)out,x(n)in 初始化:x(n)in=0 xM 1(n)out=x(n)ini=0,1,.M 1,初始化:cin=1sin=0R=0,temp=*x 2+RinR=temps=Rin/tempc=1/2*R/temp,新阵列的三角阵列和功能函数11,新脉动阵列-逆向阵列部分,R,Uin,Wout2Wout1,Uin=0时，Wout1=Wout 2=0Wout1=Wout 2=Uin/R,Wout,Uin,Uout,RWin,Uin=0 Win=0时，Uout=0,Uout=Uin R*WinWout=Win,新阵列的

13、逆向阵列结构图和功能函数12,(Uk Rkjwj),新脉动阵列的记忆项式模型实现三角阵列QR分解所实现的结果R00*w0+R01*w1+R02*w2+R03*w3+R04*w4+.+R0n*wn=U0R11*w1+R12*w2+R13*w3+R14*w4+.+R1n*wn=U1R22*w2+R23*w3+R24*w4+.+R2n*wn=U2R33*w3+R34*w4+.+R3n*wn=U3R44*w4+.+R4n*wn=U4Rnn*wn=Un逆向阵列实时处理权值的依据,wM1=,k=M2,M3,.0,nj=k+1,1Rkk,wk=,UM1RM1,M1,13,I,Altera NiosII DP

14、D参数提取解决方案,-,I,To DUCQQ,Q,ILUT(I&Q),TableAddressCalc,(I,2+Q2)1/2,S,100 entries12 bit WordlengthAdaptive Est.,Altera MegaCore IP,DelayMatching,Compare&Estimate,R,I&QDemodulator,FFTLoop DelayEstimator,Embedded Processor14,主要实现部分,Forward path:I,Q multipliers,Lookup table:Dual port memory Feedback path,N

15、ios with custom instructions CORDIC acceleration Multiply acceleration,15,Loop Clocks=Number of clocks to execute single iterationMUL Clocks=Number of clocks to execute the MUL only,定制指令实例Optional FIFO,Memory,Other LogicNios ProcessorInteger Mult/Complex MultHardwareAcceleratorLoop Time=Execution of

16、 a single complex multiply,16,.,.,.,.,DDC,I/P toDPD,数据流FromPA,UpdateLUT,AddressCalculation,I1In,Q1Qn,FFT,I1In,Sn+1=Sn-*escaleRn+1=Rn-*erotate=tan-1(.),LoopDelayMeas,Q1QnCmplxMult,DelayMatchingH/WAccelerator,(.)_GainProgrammableLogicImplementation,VerrorSoftware Implementation(Nios),17,Input Fm,mt,&,

17、rlGain Cntr,S,FFT,Interpolation,RRC Filter,RF 板 全面解决方案I,ToAnt,FromCh.Card(LVDS,NCO,Q,Interpolation,RRC Filter,LUT(I&Q)RCompare&Estimate,FromPA,TableAddressCalc(I2+Q2)1/2ArctanI DelayMatching,Decimation,AdaptiveEst.I&QDemodLoop DelayEst,Resampler,w/CDR)Stratix MAC BlockStratix Tri-MatrixAltera MegaCo

18、re IPH/W Accelerator,RRC Filter,NCO,FromAnt,RRC Filter,Resampler,Decimation,Q,To ChannelCard(LVDS w/CDR),18,目标器件,Stratix-,Contains DSP Blocks,TriMatrix RAM allows for Large lookup,tables(multiple dimensions),Suitable if up/down converters are also,integrated,Cyclone-,Extensive use of CORDIC Lowest c

19、ost,19,参考设计资源利用率估计,5000 LEs(50%of avail in 1S10)4 DSP blocks(67%of avail in 1S10)3 M4K RAM blocks(5%of avail in 1S10)2 M512 RAM blocks(2%of avail in 1S10),Assumes 18bit wide I/Q,64 deep X 32 bitwide LUT.The ref design only contains the adaptivelookup table algorithm.20,开发工具,Quartus II,Robust,stable

20、tool for block-based design,Includes everything you need to build SOPC designs Interfaces to all leading 3rd party EDA tools,SOPC Builder,Configures processors,bus architectures,IP and firmware in one,simple environment,Interfaces to Nios,XA family&popular Microprocessor families,DSP Builder,Works w

21、ith MATLAB/Simulink to provide an FPGA development,environment that is ideal for systems engineers,Works with SOPC Builder to give a C-based DSP design flow,21,MAX 7000 Device,Stratix DSP 开发板Nios Expansion,Prototype Connector,Prototyping AreaD/A ConvertersMictor-Type Connectorsfor HP Logic Analyzers

22、A/D ConvertersAnalog SMAConnectors40-Pin Connectorsfor Analog DevicesTexas Instruments Connectors,on Underside of Board,22,第三章 数字预失真电路设计及实现第一节 基于FPGA电路的预失真电路设计第二节 预失真器参数的实时提取及实现第三节 基于ASIC电路的数字预失真器设计及实现,Intersil数字预失真线性化解决方案介绍PMC-Sierra数字预失真线性化解决方案介绍TI数字预失真线性化解决方案介绍Optichron数字预失真线性化解决方案介绍,1.2.3.44.,第四

23、节 非线性建模及预失真性能快速评估软件介绍23,方案简介,Intersil 公司推出的DPD解决方案芯片ISL5239的硬件构架主要由含有查找表的预失真单元、输入/输出格式转换单元、输入捕获存储器、反馈捕获存储器和外部处理器接口等部分构成。这些部分可以由寄存器来灵活配置。,ISL5239的输入/输出接口能够达到125MHz采样率和20MHz信号带宽,对于20MHz带宽的信号具备抑止5阶互调失真能力。,24,方案简介,该芯片的核心是一维查找表(LUT),片内有2个查找表,一个用于在线查找,另一个用于备份,通过处理器接口可以随时切换。芯片带有输入和反馈捕获存储器,16-bit 的外部处理器接口可以

24、对片内所有的寄存器和存储空间进行操作。借助DSP可以对查找表进行自适应更新运算,也方便对芯片各部分的配置进行更改以适应不同体制的设计。芯片内部的记忆效应和温度效应补偿接口,可以对外部射频PA进行动态补偿。内置I/Q均衡器用于对外部模拟调制电路对I/Q的幅度和相位不均衡失真进行补偿。,25,基于ISL5239的预失真系统实现,基于ISL5239的闭环WCDMA数字中频预失真结构框图,26,基于ISL5239的预失真系统器件描述,ISL5239配合Intersil 公司的数字上变频器和下变频器,可以构成带有数字预失真WCDMA单载波数字中频方案,如上图 所示。,ISL5217 是一个4通道数字上变

25、频器,16-bit 的I/Q信号,在系,统中实现QPSK调制,数字滤波和过采样的功能。,ISL5416是一个4通道的数字下变频器,在此实现中频变换,数字滤波和自动增益控制功能,通过ISL5416构成闭环控制回路,借助DSP和ISL5239的处理器接口实现自适应表项更新。,27,寻址模块框图,寻址模块框图,28,寻址,对于基于查找表的数字预失真技术,如何构建查找表和选择,何种寻址方式是决定最终效果的关键问题。,ISL5239提供三种寻址方式,如上图所示,分别是线性功率、线性幅度和对数功率寻址,ISL5239可以任意选择其中的一种方式。,构建LUT表项是依据PA的AM-AM,AM-PM特性,对PA

26、输出非线性部分提供补偿,再根据将要采用的寻址方式来分配地址表中I/Q的内容。查找表的构建也决定了对输入信号表现不同的压缩扩展特性。选择何种寻址方式取决于输入信号的动态范围。,29,对于ISL5239,采用线性功率寻址的信号输入范围为30dB,线性幅度寻址的信号输入范围为60dB,如果采用对数功率,信号输入的幅度则可以达到,120dB,30,自适应算法的选择,由于PA的参数并不是固定的,可能会随着环境温度、供电电压、输出负载而变化,因此必须采用反馈原理来随时更新查找表的参数,这就是自适应预,失真技术。采用自适应数字预失真的电路必须是,闭环系统,反馈路径来自PA输出的耦合信号,然后经过频率变换和A

27、/D变换后送入自适应调节DSP中,进而更新查找表。,31,ISL5239带有一个16-bit并行处理器接口,这个处理器接口可以将ISL5239看作一个外设,存储器。所有的内部寄存器和存储空间都可以通过这个接口来访问。通过这个简单的并行接口实现处理器和预失真处理芯片,的互联,对芯片内部的寄存器进行配置和查找,更新查找表操作。,32,目前,高速ADC和DSP在这一领域逐渐应用,选择合适的自适应算法以提高收敛速度和更新精度就成为一个比较关键的问题。基于一维查找表的数字预失真常用自适应算,法包括：最小均方误差法(MMSE)、线性叠,代法和两分法等等。,33,结论,仿真4载波WCDMA输入信号,这个信号

28、经过ISL5239预失真处理以后,对于WCDMA 4个载波20MHz带宽,ACPR有13dB的改善。,由于ISL5239具有独特的输入/输出结构,可以和多种上/下数字变频器相连接,同时支持多种LUT寻址方式,芯片内部带有记忆效应和温度效应补偿接口,内置I/Q均衡器。使ISL5239具备较好的灵活性。通过对自适应算法和LUT的进一步研究,改变软件和ISL5239的内部设置,就可以适应,不同的射频功率放大器的线性化处理。,34,第三章 数字预失真电路设计及实现第一节 基于FPGA电路的预失真电路设计第二节 预失真器参数的实时提取及实现第三节 基于ASIC电路的数字预失真器设计及实现,Intersi

29、l数字预失真线性化解决方案介绍PMC-Sierra数字预失真线性化解决方案介绍TI数字预失真线性化解决方案介绍Optichron数字预失真线性化解决方案介绍,1.2.3.44.,第四节 非线性建模及预失真性能快速评估软件介绍,方案介绍,PMC-Sierra公司 的PALADIN 系列数字处理器。增强型的PALADIN架构提供了一些新的特性，简化了WCDMA和CDMA2000的3G无线基站的设计。升级后的PALADIN架构支持目前最新一代的CDMA2000技术1xEV-DO。CDMA2000 1xEV-DO在亚洲已被用于无线手机的视频会议。PMC-Sierra的全新PALADIN架构使OEM和模

30、块供应商建立下一代BTS的设想成为可能。,36,PMC-Sierra的第三代PALADIN架构采用数字预,失真（DPD）技术，与传统的模拟前馈式解决方,案相比提高了超过百分之五十的功率，从而有效降低了无线载波的运营支出。,37,集成增强型PALADIN架构的特性,增强型PALADIN架构使用全新的PALADIN 10/15版本03固件。该固件包括对CDMA2000 1xEV-DO以及自动增益控制（AGC）的扩展支持，提高了线性化性能并减少了厂,商的生产成本和时间。同时，固件中还包括可由用户配置的培训信号，从而不再需要厂商测试设备和额外的用于初,始化PALADIN 设备补偿参数的电路系统。使用内

31、部生成,信号的另一个优点是能够减少厂商的培训时间。,38,PALADIN 15 构架图,39,PALADIN 15的典型应用,PALADIN 15用于WCDMA 基站多载波功放结构图,40,CDMA2000 基站多载波功放结构图,PALADIN 15用于CDMA2000 基站多载波功放结构图,41,结论,PALADIN系列可提高基站收发器的性能与效率并使其需求更少及更便宜的器件。PALADIN系列可在基站收发器中实现DPD PA技术，与前馈方案相比频谱功率的效率可提高50%以上。通过低功耗低成本数字技术，PALADIN系,列可以为设备制造商及其客户大幅降低成本。,42,第三章 数字预失真电路设

32、计及实现第一节 基于FPGA电路的预失真电路设计第二节 预失真器参数的实时提取及实现第三节 基于ASIC电路的数字预失真器设计及实现,Intersil数字预失真线性化解决方案介绍PMC-Sierra数字预失真线性化解决方案介绍TI数字预失真线性化解决方案介绍Optichron数字预失真线性化解决方案介绍,1.2.3.44.,第四节 非线性建模及预失真性能快速评估软件介绍43,宽带数字预失真硬件实现,TI提供完整的高性能信号链包括：DAC5687,CDCM7005,TRF3761,ADS5444,TRF3703，,GC5322(预失真芯片).,44,基于GC5322EVM的数字预失真系统,45,

33、基于GC5322EVM的数字预失真系统评估板,46,典型的Doherty功放的配置,和性能结果,峰值功放,输入,主功放,阻抗逆变器,47,48,结论 CFR提高了DPD的性能 使用EVM（误差向量幅度）和ACLR对CFR进行折中能够增加额外的效率 调制方案的相对比例不同可能会有所不同 EVM对OFDM调制也是很有效的 ACLR 对3GPP标准调制也是有效的,OFDM相对折中,EVM,ACLR,3GPP 相对折中,EVM,ACLR,效率,Efficiencyy,49,与工作在功率回退的功放相比，DPD增加了系统的复杂度与成本。DPD能有效的消除CFR的负面影响，使效率得到,提高,成本EVM,效率

34、,DPD相对折中复杂度DPDACLR,CFR+DPD,CFR+DPD,50,第三章 数字预失真电路设计及实现第一节 基于FPGA电路的预失真电路设计第二节 预失真器参数的实时提取及实现第三节 基于ASIC电路的数字预失真器设计及实现,Intersil数字预失真线性化解决方案介绍PMC-Sierra数字预失真线性化解决方案介绍TI数字预失真线性化解决方案介绍Optichron数字预失真线性化解决方案介绍,1.2.3.44.,第四节 非线性建模及预失真性能快速评估软件介绍,方案介绍,Optichron,Inc宣布推出基带至功率放大器（PA）的完全传送信息链压缩和线性化解决方案DPD-CFR-DEV

35、-30开发平台。该平台可以用作多结构产品的生产参考方案，它允许采用单一而高效的设计，支持800MHz到3.5GHz的频宽，GSM到WiMAX以及LTE的协议，并支持专用协议。,单板平台的基础是Optichron的OP4400-30数码预失真（DPD）和OP500峰值因数衰减（CFR）IC。协议无关的OPP4400 DPD能够将高达30MHz的信号宽带进行线性调频，并实现5阶命令纠正，它是DPD的最高性能，而且不用加载单独的DSP芯片。,52,方案介绍,由于采用了DPD和CFR技术，开发设计人员能够更稳定地完成传输和反馈回路的设计，从而能够更大限度地提高功率,放大器（PA）的效率，并因此减少系统

36、成本和运营成本。,53,OP4400 DPD家族的通用算法可以应用到任何一种PA构造中（包括AB和Doherty级）并无需算法编程或者外部DSP芯片。作为OP4400-30传送线路线性化能力的无缝补充，该公司的OP500CFR IC是一款高质量多用途的信号压缩方案，能够降低因宽带协议造成的复合信号的峰值平均比（PAR）。OP500 CFR能够提高PA的效率，设计人员因此可以选择一个更有效的工作点。,54,DPD-CFR-DEV-30开发平台目前有4种版本可选，都支持,各种协议：,DPD-CFR-DEV-30C:GSM,CDMA,WCDMA,TD-,SCDMA,LTE,DPD-CFR-DEV-3

37、0D:CDMA,WCDMA,LTE DPD-CFR-DEV-30E:WiBro,LTE DPD-CFR-DEV-30F:WiMAX,LTE,55,CFR芯片OP5000 的功能,OP5000 的主要功能包括能够以逐频道方式配置的插值选项和6个可编程滤波器，这样不仅能够提高所选频道的效率，同时还能达到诸如 WCDMA和 HSDPA 等多模式运行的误差矢量振幅(EVM),要求。,56,峰均比的降低可以使设计人员能够在更有效的范围内控制功率放大器，获得宝贵的活动空间，从而以更低的成本显著提高系统功率效率。OP5000 CFR的主要规格和功能包括：-能以高达 125 MHz 的频率运行，可处理多达 2

38、0 MHz 的输入信号带宽-支持多运营商 GSM、双运营商 WiMAX 和四个运营商 WCDMA 应用-适用于射频拉远(RRH)、用户端设备、基站基础架构和中继站-WCDMA 信号的峰均比降低高达 6 dB-6频道，每个频道均有可编程的误差滤波器-与 OP4400 DPD 无缝整合-16位 CMOS 输出轻松连接 DPD-体积小：14 mm x 14 mm，169引脚 BGA 封装,57,DPD芯片OP4400,Optichron公司的OP4400产品采用具有适应性的集成架构,，其灵活性和设计的方便程度是其它产品无可比拟的。产,品支持16位I/Q数据通道，可配置用于包括零中频（ZIF）、复合中

39、频（SSB）、实时Hi/Lo中频实施在内的任何一,种多元复合或实时传输链架构。适应性集成引擎对各类功率放大器架构和调制方案通用，无需开发软件或固件，也不需要算法编程。,58,OP4400数字预失真系列产品提供两种速度级，以满足各类线性化带宽需求。OP4400-25适宜为最高25MHz的信号带宽提供五阶补偿，OP4400-50适合为最高50MHz的信号带宽提供补偿。,OP4400产品采用352引脚、27mm x 27mm规格的BGA封装，可在零下40摄氏度到85摄氏度的整,个工业温度范围内正常工作。,59,OP4400预失真解决方案,60,基于OP4400与OP5000的DPD硬件实现,61,结

40、论,利用OP4400产品，系统设计师在各类协议条件下设计Doherty架构的放大器时，功率效率能达到40以上。处理WCDMA、CDMA或WiMAX信号时，在30dB范围内，邻信道功率比（ACPR）得到改进；在多运营商GSM环境下，40dB以上值域的无杂散动态范围（SFDR）得到改进。,62,数字预失真侦测接收机实例,63,数字预失真侦测接收机实例,64,数字预失真侦测接收机实例,65,数字预失真侦测接收机实例,66,第三章 数字预失真电路设计及实现第一节 引言第二节 基于FPGA电路的预失真电路设计第三节 预失真器参数的实时提取及实现第四节 基于ASIC电路的数字预失真器设计及实现,1.22.

41、3.4.,Intersil数字预失真线性化解决方案介绍PMC-Sierra数字预失真线性化解决方案介绍TI数字预失真线性化解决方案介绍Optichron数字预失真线性化解决方案介绍,第五节 非线性建模及预失真性能快速评估软件介绍,放/,功放/发射机原型测试系统,68,功放建模和线性化自动化解决方案,NBMS,Modulated SignalDownloadingSignalAcquisition,Model ExtractionModel Validation,Modulated RFSignal Generator,Vector SignalAnalyzer,RF PA69,Data Acq

42、uisition Module,Signal DownloadTest Setup&DUTSignal AcqusitionModeling ModuleTime Delay Estimation&Data Alignment,ReverseModel,ForwardModel,NBMS流程图Apply a modulated signal toa nonlinear system(device-under-test,DUT)such as apower amplifier(PA)ortransmitter,and capture thecorresponding output signalb

43、y the help of an vectorsignal analyzer(VSA).,Model IdentificationModel Validation,Digital SignalProcessors Devices(e.g.Altera/XilinxFPGA),System-Level-DesignSimulator(e.g.MathworksSimulinkAgilent ADS),Post-processing Module,70,Data Acquisition ModuleSignal DownloadTest Setup&DUTSignal AcqusitionMode

44、ling ModuleTime Delay Estimation&Data AlignmentReverse ForwardModel ModelModel IdentificationModel Validation,NBMS流程图Time-delay is firstestimated and thenused by the time-delay alignmentprocedureUse the aligned inputand output signals ofthe DUT to deduce theparameters of either theforward or reverse

45、behavioral model,Digital SignalProcessors Devices(e.g.Altera/XilinxFPGA),System-Level-DesignSimulator(e.g.MathworksSimulinkAgilent ADS),Post-processing Module,71,Data Acquisition ModuleSignal DownloadTest Setup&DUTSignal AcqusitionModeling ModuleTime Delay Estimation&Data AlignmentReverse ForwardMod

46、el ModelModel IdentificationModel ValidationSystem-Level-DesignDigital SignalSimulatorProcessors Devices(e.g.Mathworks(e.g.Altera/XilinxSimulinkFPGA)Agilent ADS)Post-processing Module,NBMS流程图In the forward model case,for given input signal,thepredicted model outputsignal is compared to themeasured D

47、UT outputsignal.The validationresults can be displayed intime-domain,power-domain and spectraldomain.Moreover,thepredistortion and post-distortion functionscapable to correct for theDUT dynamic nonlinearitycan be synthesized usingthe reverse model.72,信号下载和捕获,The interface is divided into twoparts:th

48、e upper part for datadownload and the lower part fordata acquisition.The signal canbe directly downloaded to theVector Signal Generator(VSG),or distorted by a predistortion,subroutine and then downloadedto the VSG.,The acquisition subroutine canaccess the Component ObjectModel(COM)interface of theVS

49、A software to get the,equivalent base-band output ofthe PA and save the data as a txtfile in PC.,73,时延估计和调整,The time delay is estimated at firstaccording to the cross-covariancebetween the input sequence and theoutput sequence of the PA.,The time delay alignment is,performed in terms of the time del

50、ayestimation results,The Lagrange interpolation has,been adopted to increase the samplerate by 2030 times to increase thetime resolution.,Coarse time-delay estimation is,performed without interpolation at firstduring time delay estimation process.Then fine time-delay estimation iscarried out by havi