时序逻辑电路的分析与设计教学PPT.ppt

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1、教学基本要求,2、熟练掌握时序逻辑电路的分析方法,1、熟练掌握时序逻辑电路的描述方式及其相互转换。,3、熟练掌握时序逻辑电路的设计方法,4、熟练掌握典型时序逻辑电路计数器、寄存器、移位寄存器的逻辑功能及其应用。,6.时序逻辑电路的分析与设计（重点）,6.1 时序逻辑电路的基本概念,6.1.1 时序逻辑电路的模型与分类,1.时序电路的一般化模型,*电路由组合电路和存储电路组成。,*电路存在反馈。,结构特征:,Qn+1 为电路变化后的状态-称为次态Qn为电路变化前的状态-称为现态,2、异步时序电路与同步时序电路,输出方程,激励方程组,状态方程组,1.逻辑方程组,6.1.2 时序电路功能的表达,2.

2、状态表,1）由输出方程状态方程列出状态转换真值表,2）将状态转换真值表转换为状态表,3.根据状态表画出状态图,状态图,4.时序图,时序逻辑电路的四种描述方式是可以相互转换的,根据状态表画出波形图,例1 将下列状态表转换为状态图。,例2 将下述状态图转换为状态表。,S0=00 S1=01 S2=11 输入x/输出Y,6.2.1 分析同步时序逻辑电路的一般步骤,3.确定电路的逻辑功能.,2.列出状态转换表或画出状态图和时序图；,1.根据给定的时序电路图,写出下列各逻辑方程式：,()输出方程；,()各触发器的激励方程;,（3）状态方程:将每个触发器的驱动方程代入其特性方程得状态方程.,时序逻辑电路分

3、析目的：已知逻辑电路，通过分析，确定电路的逻辑功能。,6.2 同步时序逻辑电路的分析,例1 试分析如图所示时序电路的逻辑功能。,6.2.2 同步时序逻辑电路分析举例,(1)根据电路列出三个方程组,激励方程组:T0=A T1=AQ0,输出方程组:Y=AQ1Q0,将激励方程组代入T触发器的特性方程得状态方程组,解：,(2)根据状态方程组和输出方程列出状态表,Y=A Q1Q0,也可以用符号代替编码：a 00,b 01c 10,d 11,(3)画出状态图,(4)逻辑功能分析,观察状态图和时序图可知，电路是一个由信号A控制的可控2位二进制计数器或者称为4进制计数器。当A=0时停止计数，电路状态保持不变；

4、当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到11状态，Y 输出1，且电路状态将在下一个CP上升沿回到00。,例2 试分析如图所示时序电路的逻辑功能。,电路是由两个JK触发器组成的同步时序电路。,解：,J2=K2=X Q1,J1=K1=1,Y=Q2Q1,1.写出下列各逻辑方程式：,输出方程,激励方程,J2=K2=X Q1,J1=K1=1,将激励方程代入JK触发器的特性方程得状态方程,整理得：,FF2,FF1,2.列出其状态转换表,Y=Q2Q1,状态图,4.画出时序图,X=0时,电路功能：可逆计数器,X=1时,Y可理解为进位或借位端。,电路进行加1计数,电路进行减1计数。,5.逻辑功能

5、分析,例3 分析下图所示的同步时序电路。,激励方程组,输出方程组 Z0=Q0 Z1=Q1 Z2=Q2,1.根据电路列出三个逻辑方程组:,得状态方程,2.列出其状态表,3.画出状态图,4.画出时序图,各触发器的Q端轮流出现一个宽度为一个CP周期脉冲信号,循环周期为3TCP。,由状态图可见，电路的有效状态是三位循环码-可以称为三进制计数器。电路的功能为具有自启动功能的脉冲分配器或节拍脉冲产生器。,5、逻辑功能分析,自启动-如果所有的无效状态在时钟CP作用下，最终都能进入有效循环，则称为具有自启动能力。,有效循环,无效状态,米利型和穆尔型时序电路,6.3 同步时序逻辑电路的设计,设计目的：根据实际逻

6、辑问题的要求，设计并画出能实现给定逻辑功能的电路。,6.3.1 设计同步时序逻辑电路的一般步骤,同步时序电路的设计步骤:,(1)根据给定的逻辑功能建立原始状态图和原始状态表,明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。,(2)状态化简-求出最简状态图；,合并等价状态，消去多余状态的过程称为状态化简,等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。,(3)状态分配（状态编码）；,给每个状态赋以二进制代码的过程。,根据状态数确定触发器的个数，,(4)选择触发器的类型,(6)画出逻辑图并检查自启动能力。,(5)确定电路的激励方程和输出

7、方程；,自启动：电路在时钟的作用下，最终能从无效状态进入有效状态。,例1 用D触发器设计一个8421 BCD码同步十进制加计数器。,8421码同步十进制加计数器的状态表,6.3.2 同步时序逻辑电路设计举例,（1）列出状态表,(2)确定激励方程组,画出各触发器激励信号的卡诺图,画出完全状态图,电路具有自启动能力,(3)画出逻辑图，并检查自启动能力,画出逻辑图,例2:,根据已知状态图，设计一个时序电路实现串行数据检测器。,1.状态化简,经分析可知：状态a和d,输入相同、输出相同，且次态相同-等价状态，可以合并。,2、状态分配并画出状态表,令 a=00，b=01，c=11,3、选择触发器的类型和个

8、数,触发器个数:两个 FF0 FF1。类型：采用对 CP 下降沿触发的JK 触发器。,状态图,4.求激励方程和输出方程,状态转换真值表及激励信号,K0,J0,K1,J1,激励信号,Y,A,卡诺图化简得,激励方程,输出方程,无关态,5.根据激励方程和输出方程画出逻辑图,并检查自启动能力,激励方程,输出方程,当=10时,修改输出方程,能自启动,检查自启动能力和输出,错误,输出方程,输出方程,修改电路,6.4 异步时序逻辑电路的分析,一.异步时序逻辑电路的分析方法：,分析步骤:,3.确定电路的逻辑功能。,2.列出状态转换表或画出状态图和波形图；,1.写出下列各逻辑方程式：,b)触发器的激励方程；c)

9、输出方程d)状态方程,a)时钟方程,（1）分析状态转换时必须考虑各触发器的时钟信号作用情况,有作用，则令cpn=1；否则cpn=0 根据激励信号确定那些cpn=1的触发器的次态，cpn=0的触发器则保持原有状态不变。,（2）每一次状态转换必须从输入信号所能触发的第一个触发器开始逐级确定,（3）每一次状态转换都有一定的时间延迟,注意:,例1 分析如图所示异步电路,1.写出电路方程式,时钟方程,输出方程,激励方程,CP0=CLK,求电路状态方程,触发器如有时钟脉冲的上升沿作用时，其状态变化；如无时钟脉冲上升沿作用时，其状态不变。,CP1=Q0,二.异步时序逻辑电路的分析举例,3.列状态表、画状态图

10、、波形图,0,0,Q0,Q1,CLK,1,1,1 1,0,1,1 0,1,0,0 1,0,0,0 0,1,1,4.逻辑功能分析该电路是一个异步2位二进制减法计数器，Z是借位输出。也可把Z看作为一个序列信号输出。,根据状态图和具体触发器的传输延迟时间tpLH和tpHL，可以画出时序图,6.5 若干典型的时序逻辑集成电路,1、寄存器,6.5.1 寄存器和移位寄存器,寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。,一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。,8位CMOS寄存器74HC374,脉

11、冲边沿敏感的寄存器,8位CMOS寄存器74LV374,2、移位寄存器,移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。,按移动方式分,单向移位寄存器,双向移位寄存器,左移位寄存器,移位寄存器的逻辑功能分类,移位寄存器的逻辑功能,右移位寄存器,(1)基本移位寄存器,（a）电路,串行数据输入端,串行数据输出端,并行数据输出端,D3=Qn2,D1=Q0n,D0=DSI,Q0n+1=DSI,Q1n+1=D1=Q0n,Q2n+1=D2=Qn1,Q3n+1=D3=Qn2,2、写出激励方程：,3、写出状态方程：,(b).工作原理,D2=Qn1,D0 D2 D1 D3,

12、D0D1D2D3=1011,DSI=11010000,从高位开始输入:从低位向高位移位,经过4个CP脉冲作用后，从DS 端串行输入的数码就可以从Q0 Q1 Q2 Q3并行输出。串入并出,经过8个CP脉冲作用后，从DSI 端串行输入的数码就可以从DSO 端串行输出。串入串出,D0=Qn1,D2=Q3n,D3=DSI,Q3n+1=DSI,Q1n+1=D1=Q2n,Q2n+1=D2=Qn3,Q0n+1=D0=Qn1,写出激励方程：,写出状态方程：,D1=Qn2,由高位向低位移位的寄存器：,从高位向低位移位,从高位向低位移位：左移移位寄存器,从低位向高位移位:右移移位寄存器,综合上述可知,Di=Qni

13、+1,Di=Qni-1,2.多功能双向移位寄存器,（1）工作原理,实现多种功能双向移位寄存器的一种方案(仅以FFm为例),S1S0=00,S1S0=01,高位移向低位,S1S0=10,S1S0=11,并入,不变,低位移向高位,（2）典型集成电路CMOS 4位双向移位寄存器74HC/HCT194,11,置数,0 0 1 0,0 0 0 1,0 1 0 0,1 0 0 0,10,左移,0 0 0 1,0 0 0 1,n位移位寄存器，可以构成 n 进制环形计数器。,例、分析图中电路的功能,S1S0 功能0 0 保持0 1 右移1 0 左移1 1 置数,1,2、计数器的分类,按脉冲输入方式，分为同步和

14、异步计数器,按进位体制，分为二进制、十进制和任意进制计数器,按逻辑功能，分为加法、减法和可逆计数器,概 述,1、计数器的逻辑功能,计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。,6.5.2 计 数 器,(1)异步二进制计数器-4位异步二进制加法计数器,1、二进制计数器,工作原理,结论:,计数器不仅可以计数也可作为分频器。,4位二进制计数器也是16进制计数器。,典型集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在 5V、25工作条件下。,74HC/HCT393的逻辑符号,(2)二进制同步加计数器,工作原理,

15、同步 CP=CP0=CP1=CP2=CP3Q3Q2Q1Q0 在同一时刻变化,计数状态表：,典型 同步4位二进制集成计数器74LS161功能表,进位：TC=CETQ3Q2Q1Q0,引脚图,逻辑符号,例6.5.1 试用74LVC161构成模216的同步二进制计数器。(即16位二进制计数器）,CLK,TCi=CEPi+1=CETi+1,集成同步二进制计数器（MSI）,逻辑符号,计数（同步二进制加计数）,功能表：(P292),（1）4位加法计数器74161,（2）4位加法计数器74LS163(P327 6.5.12),逻辑图同74161，同步清零，同步置数,功能表：,2.非二进制计数器,（1）异步2-

16、5-10进制计数器,74HC390（74HC290）,两种连接方式的状态表,连接方式1（8421码）,连接方式2（5421码）,双时钟同步十进制可逆计数器74LS192,进位输出,借位输出,（2）用集成计数器构成任意进制计数器,例 用74161构成九进制加计数器。解：九进制计数器应有9个状态，而74 161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。,(1)反馈清零法,过渡态,9稳态,从Q3和Q2输出：f=fcp/9,过渡态1001,例2：用74163构成 9 进制加法计数器。（163为同步清0 的4位二进制同步计数器）,1)接线图,9稳态,3).时序图,0000

17、,用反馈清0法设计N进制计数器：对异步清0的计数器，利用SN产生清0信号；有过渡状态。对同步清0的计数器，利用SN 1 产生清0信号；无过渡状态。,1)接线图注：D3D2D1D0=0000,（2）反馈置数法-利用PE 端，将初始状态置入输出端。,例3:用74161构成9进制加法计数器。要求采用反馈置数法实现。,2）列出计数状态表：74161为同步置数，无过渡态。所以，用Q3Q2Q1Q0=1000，产生PE=0的置数0000信号。,3)时序图 无过渡态,CP置入0,例4、电路如图所示。试分析其功能。,解:由图可知 PE=,当 Q3Q2Q1Q0=1 1 1 1 时，TC=1;PE=0；计数器将 D

18、3D2D1D0=0111=Q3Q2Q1Q0,(3)级连法 当要求设计的计数器模N 集成计数器的模M时，就需要二片以上的集成芯片级连使用。,例 用74161组成256进制计数器。,解:1确定所用芯片的个数。M n-1 N Mn 所以需n片。2级连:并行进位方式（同步工作方式）：1）低位片的进位TC,接高位片的使能信号CET、CEP;2）所有芯片的时钟接在一起。,TC=Q3Q2Q1Q0CET,串行进位方式（异步工作方式）-将低位片的进位反相后，接高位片的时钟CP。,将低位片的进位反相后，接高位片的时钟 CP。,例.用74LS161组成异步51进制计数器。,解:整体清0法：1）因为 M=16,Mn-

19、1 N=51 Mn,n=2,故需二片2）串行进位法将二片级连为M*M=256进制计数器。3)利用 N=51=(1 1 0 0 1 1)2 产生清0信号，,异步方式,例.74LS161为4位二进制同步计数器,用此设计一个同步45进制加法计数器。,解:整体清0法：1）因为 M=16,Mn-1 N=45 Mn,n=2,故需二片2）并行进位法将二片级连为M*M=256进制计数器。3)利用 N=45=(1 0 1 101)2 产生清0信号，,例.已知74LS192为双时钟同步十进制可逆计数器，试用74LS192 设计一个12进制加法计数器。,解:整体清0法：1）因为 M=10,Mn-1 N=12 Mn,

20、n=2,故需二片2）用串行进位法将二片级连为M*M=100 进制计数器。3)利用 N=12=(0001，0010)8421BCD 产生整体清0信号,CP,1,74LS192,74LS192,1,1,1,74LS192 设计一个12进制加法计数器。(整体清0法),（1）基本环形计数器,置初态Q3Q2Q1Q0=0001，,状态图,3.环形计数器,第一个CP:Q3Q2Q1Q0=0010，,第二个CP:Q3Q2Q1Q0=0100，,第三个CP:Q3Q2Q1Q0=1000，,第四个CP:Q3Q2Q1Q0=0001，,a、电路,(2)扭环形计数器,b、状态表,c、状态图,置初态Q3Q2Q1Q0=0001，,例.1)74LS161为4位二进制同步计数器,用此设计一个同步53进制加法计数器。2)74LS192为 十进制可逆计数器，用此设计一个异步53进制加法计数器,S N=53=(110101)2,1）用161-二进制计数器,2）用192-十进制计数器,S N=53=(0101,0011)8421BCD,RD=Q0Q1Q4Q6,RD1，异步 清0,End,