数字集成电路设计基础教学PPT(2).ppt
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1、第四章 数字集成电路设计基础,4.1 MOS开关及CMOS传输门4.2 CMOS反相器 4.3 全互补CMOS集成门电路 4.4 改进的CMOS逻辑电路 4.5 移位寄存器、锁存器、触发器、I/O单元,4.1 MOS开关及CMOS传输门,NMOS管在截止区、线性区、恒流区的电流方程如下式所示:,UGSUGS-UTHN(恒流区),PMOS在截止区、线性区、恒流区的电流方程如式(3-5)所示:,|UGS|UTHP|(截止区),|UDS|UGS|-|UTHP|(线性区),|UDS|UGS|-|UTHP|(恒流区),(3-5a),(3-5b),(3-5c),4.2 CMOS反相器,4.2.1 反相器电
2、路 图 4-6 给出了一些反相器电路。其中图4-6(a)为电阻负载反相器,在集成电路中,这种反相器一般不被采用。图4-6(b)为增强型NMOS做负载的反相器(称之为E/E电路),为使负载管导通,其栅极接UDD,2管相当于共栅组态,等效负载电阻很小(1/gm2),增益很小,而且为保证沟道与衬底隔离,衬底要接到全电路的最低电位点(地),,因此V2管(也称上拉管)存在背栅效应(体效应)。此电路当Ui=0 时,1管截止,输出为高电平;而当Ui=1 时,V1管导通,输出为低电平。图 4-6(c)所示电路用耗尽型NMOS做负载管(称为E/D 电路),其栅、源极之间短路,UGS2=0,等效负载约为rds2,
3、阻值较大,增益也较大,而且V2管同样存在背栅效应。图 4-6(d)所示电路为CMOS反相器,P管衬底接UDD,N管衬底接地,栅极与各自的源极相连,消除了背栅效应,而且P管与N管轮流导通截止,输出不是0就是UDD,不像图 4-6(b),(c)所示电路,两管导通存在分压问题,故图4-6(b)、(c)电路称为“有比电路”,而CMOS反相器称为“无比电路”。,图 4-6 反相器电路(a)电阻负载反相器;(b)用增强型NMOS做负载的E/E反相器;(c)用耗尽型NMOS做负载的E/D反相器;(d)CMOS反相器,Vi为低时:驱动管截止,输出为高电平:Voh=VddVi为高时:输出为低电平:其中Ron为晶
4、体管的导通电阻。为了使Vol足够低,要求Ron与R应有合适的比例。因此,E/R反相器为有比反相器。,一、电阻负载反相器(E/R),饱和负载E/E反相器Vi为低电平时:Vi为高电平时:负载管饱和,驱动管非饱和。解之得:令:则:,二、增强型负载反相器(E/E),2、非饱和负载E/E反相器Vi为低电平时:Voh=VddVi为高电平时:两管都处于非饱和工作状态因为:VolVdd,Vol2(Vgg-Vtl)-Vdd所以:,一般情况下,ke=kl 所以:为使E/E反相器的输出低电平足够低,要求 足够大。即,驱动管的宽长比与负载管的宽长比足够大。E/E反相器为有比反相器,三、耗尽负载反相器(E/D)栅漏短接
5、的E/D反相器:工作情况与E/E非饱和负载反相器特性相同,这里不再介绍了。,栅源短接的E/D反相器Vi为低电平时:Te截止,Idsl=Idse=0,Voh=VddVi为高电平时:Te非饱和,Tl饱和。根据两管电流公式:,E/D反相器也是有比反相器,14,CMOS Inverter,特点:Vin作为PMOS和NMOS的共栅极;Vout作为共漏极;VDD作为PMOS的源极和体端;GND作为NMOS的源极和体端,反相器的逻辑符号,15,Two Inverters,Connect in Metal,Share power and groundAbut cells,标准单元形式的门电路的版图设计通过等高
6、的设计共享电源和地线通过邻接的设计减小面积,16,CMOS反相器的直流特性,Vin=0,NMOS截止,PMOS导通,稳态Vout=VDD,“1”;Vin=VDD,NMOS导通,PMOS截止,稳态Vout=0;,反相器的工作特点:Vout=Vin;稳态单管导通,没有直通电流,17,反相器中MOSFET的工作区域,N-SP-O,Vout+VTP=Vin,Vout+VTN=Vin,18,分析直流特性的出发点:直流条件下没有输出电流满足:IDN=IDP,Voltage Transfer Characteristic(VTC),N-SP-O,公式,2023/2/9,19,线性区,饱和区,P管线性区:Is
7、d=p|Vds|(|Vgs|-|Vtp|-|Vds|/2)饱和区:Isd=(p/2)(|Vgs|-|Vtp|)K=Cox n 工艺因子=K(W/L)导电因子,20,1、反相器的VTC,1、特点:N-O&P-L(K也可用表示)2、特点:N-S&P-L,比例因子,21,反相器VTC,3、特点:N-S&P-S,反相器的逻辑阈值电平(逻辑转折点),22,反相器VTC,4、特点:N-L&P-S5、特点:N-L&P-O,CMOS反相器实现全摆幅,23,3区的高度为两个阈值之和,Voltage Transfer Characteristic(VTC),Vout+VTP=Vin,Vout+VTN=Vin,24
8、,实际CMOS反相器的VTC,对应Vit的输入,输出不是一条垂直线,25,直流转移特性,分段讨论Inverter的导通电流 1.Vin=VTNIon=IDN=IDP=0,2.VTNVinVout-|VTP|Ion=IDN=IDP UP 3.Vin=VitIon=Ipeak at Vin=Vit 4.Vout+VTNVinVDD-|VTP|Ion=IDN=IDP DOWN 5.VDD-|VTP|VinVDDIon=IDN=IDP=0,,各种反相器小结:希望反相器的过渡区越陡越好,CMOS反相器最接近于理想反相器。,27,反相器的直流噪声容限,数字电路中信号在Vdd和Gnd之间转换,各种干扰信号,
9、可能使得电路中某些结点的信号电平偏离理想电平(Vdd,Gnd),产生所谓的噪声噪声会对电路的可靠性造成影响,i,(,t,),Inductive coupling,Capacitive coupling,Power and ground,noise,v,(,t,),V,DD,CMOS反相器的噪声容限 所谓噪声容限,是指电路在噪声干扰下,逻辑关系发生偏离(误动作)的最大允许值。如图4-10所示,若输入信号中混入了干扰,当此干扰大过反相器输入电压阈值时,则使原本应该是高电平的输出信号翻转为低电平,或使原本应该是低电平的输出信号翻转为高电平。,图 4-10 噪声容限定义,噪声容限有许多种定义法,其中一
10、种以输入阈值电压UiT为界,则低端的噪声容限为UNL,高端的噪声容限为UNH,如图4-10所示,有 UNL=UiT(4-18)UNH=UDD-UiT(4-19)若要使高端噪声容限和低端噪声容限相等,即 UNL=UNH(4-20),则,(4-21),人们称此时的噪声容限为最佳噪声容限。又知,(4-22),若P管阈值电压UTHP与N管阈值电压UTHN相等,则得 N=P(4-23),导电因子,(4-24),(4-25),该式告诉我们,在最佳噪声容限下,要求P管的尺寸比N管大 24 倍。如果沟道长度设计成一样的,则P管的沟道宽度要比N管大,即,(4-26a)(4-26b),如果取,(4-27a),则,
11、(4-27b),那么UiT偏小(左移),UNLUNH。,35,反相器的直流噪声容限,噪声容限定义2:单位增益点 在2、4区存在|dVout/dVin|=1的 单位增益点 在2、4区求得增益点对应的Vin(分别为Vc1和Vc2),VNL=Vc1 VNH=VDD-Vc2,图2-14 SCMOS设计规则图示,图 4-11 N=P,的,反相器版图,图4-12,NP的 反相器版图,39,CMOS电路的优点,具有最大的逻辑摆幅在低电平状态不存在直流导通电流静态功耗低直流噪声容限大采用对称设计获得最佳性能,40,直流特性和瞬态特性,直流特性有助于我们理解反相器中器件的工作状态和电路的噪声特性瞬态特性,即输入
12、信号随着时间变化过程中,输出信号的变化情况瞬态特性决定着电路的速度,41,1、上升时间和下降时间,(1)出现上升/下降的原因:Vin跳变(由0到1,或相反),Vout不会立刻反相(2)Vout不会立刻反相的原因?(3)上升时间 rise-time/下降时 间 fall-time(tr/tf)的定义,上升时间:输出从逻辑摆幅的10%10变化到90%,下降时间:输出从逻辑摆幅的90%90变化到10%,42,传输延迟时间,电路的工作速度取决于传输延迟时间输入信号变化50到输出信号变化50的时间根据输出信号情况,分为上升延迟和下降延迟时间,43,分析上升时间的等效电路,(1)物理思想:通过PMOS对V
13、out节点的电容充电(2)IDP是随输出变化的 Vout|VTP|,PMOS在线性区,44,分析下降时间的等效电路,(1)与上升电路类似的分析:通过NMOS对Vout节点的 电容放电(2)IDN的计算 VoutVDD-VTN NMOS饱和;VoutVDD-VTN NMOS线性,1、下降时间:设:输入波形为理想脉冲Cl上的电压从0.9Vdd下降到Vdd-Vtn过程中,N管工作在饱和区Cl上的电压从Vdd-Vtn下降到0.1Vdd过程中,N管工作在线性区根据放电电流的瞬态方程:,2023/2/9,45,(1)当VoVdd-Vtn时:令:Vo从0.9Vdd下降到Vdd-Vtn时间为tf1(2)当Vo
14、 Vdd-Vtn时:令:Vo从Vdd-Vtn下降到0.1Vdd时间为tf2,46,CMOS反相器下降时间为:设:Vtn=0.2Vdd Vdd=5v2、上升时间:由充电电流的瞬态方程:,2023/2/9,47,(1)当Vo|Vtp|时:令:Vo从|Vtp|上升至0.9Vdd的时间为tr2,2023/2/9,48,CMOS反相器的上升时间为:设:|Vtp|=0.2Vdd如果两管尺寸相同:时,有:,2023/2/9,49,两管尺寸相同时,上升延迟时间比下降延迟时间长,这是因为电子迁移率大于孔穴迁移率的原因。若要求tr=tf,则要求n=p 即:,2023/2/9,50,3、延迟时间 根据延迟时间的定义
15、:td为输入信号变化到50%Vdd时刻的时刻到输出电压变化到50%Vdd时刻之间的时间差。但这样的延迟 比较难以计算。,2023/2/9,51,通常假设输入信号为理想的阶跃信号的情况下,计算门的平均延迟时间:,2023/2/9,52,延迟时间:影响因素,2023/2/9,53,上升和下降时间同电路充放电的电流和电容有关因此,同器件的阈值电压,导电因子和电路的电源电压和负载电容有关,54,CMOS反相器的负载电容,55,提高反相器的速度,增加器件的宽长比会同时增加导电因子和器件的栅电容和漏区电容对于固定的大负载电容可以通过增加器件尺寸提高速度对于小负载,反相器速度不会随着尺寸出现明显增加,56,
16、瞬态响应:仿真波形,tpLH,tpHL,57,CMOS 反相器的设计,完成能够实现设计要求的集成电路产品设计要求:功能可靠性速度面积功耗,58,噪声容限:逻辑阈值点 把Vit(Vth)做为允许的输入高电平和 低电平极限 VNLM=Vit VNHM=VDD-Vit VNLM与VNHM中较小的 决定最大直流噪声容限,1、反相器的可靠性,59,可靠性:噪声容限,面向可靠性最优的设计目标,噪声容限最大就是使得VitVdd/2在反相器的设计中通过器件尺寸的设计保持电路满足噪声容限的要求利用噪声容限的设计要求可以得到Wp和Wn的一个方程,60,2、反相器的速度,一般用反相器的平均延迟时间表示速度也可以分别
17、用上升和下降延迟时间表示利用速度的设计要求可以得到Wp和Wn的一个方程,61,3、反相器的面积,减小器件的宽度可以减小面积例如最小面积的要求可以采用最小尺寸的器件尺寸利用面积的设计要求可以得到Wp和Wn的一个方程,62,4、反相器的功耗,增加器件宽长比会增加电容电路速度增加也会提高功耗电源电压的增加功耗暂时不作为反相器设计的约束,63,反相器设计:小结,利用可靠性、速度和面积约束中的两个就可以得到一组Wp和Wn对称反相器:对于NMOS和PMOS阈值基本相等的工艺,设计r1对称反相器具有最大的噪声容限和相等的上升和下降延迟,在没有具体设计要求情况下是相对优化的设计,反相器的应用,1.起反向功能的
18、逻辑器件2.整形用(不规则的波整理成方波)3.缓冲4.延时,2023/2/9,64,输入信号的整形,输入的信号可能是一个类正弦波,或者梯形波,可以用施密特触发器或者反相器进行整形,2023/2/9,65,施密特电路有迟滞功能,但是如果要求不高也可以用反相器来做一般要求宽长比比较大N管可能会在8:1左右,缓冲,也就是buffer,在做数字设计的时候,尤其是时钟树的设计的时候,常需要加buffer来增加驱动能力,这个buffer就是由反相器构成的有使信号反向的buffer,可以理解为由一个反相器构成也有信号不翻转的buffer,可以理解为由两个反相器构成要求驱动能力,高宽长比,2023/2/9,6
19、6,延时,在产生不交叠时钟等电路中可能需要用反相器做延时器件,这时宽比长短,2023/2/9,67,68,作业,设计一个CMOS反相器,采用0.5m工艺,使最大噪声容限不小于0.44 VDD,且驱动1pF负载电容时上升、下降时间不大于10ns,设VDD=5V,VTN=0.8V,VTP=-1V,Cox=4.610-8 F/cm2,n=500 cm2/Vs、p=200 cm2/Vs。L采用最小长度,画出反相器版图。,2023/2/9,69,得到:P=3.3910-5(A/V2),N=3.2810-5(A/V2),考察噪声容限:,VNLM=Vit=2.43V=0.49 VDD,VNHM=VDD-Vi
20、t=2.57V=0.51 VDD,4.1 MOS开关及CMOS传输门,NMOS管在截止区、线性区、恒流区的电流方程如下式所示:,UGSUGS-UTHN(恒流区),PMOS在截止区、线性区、恒流区的电流方程如式(3-5)所示:,|UGS|UTHP|(截止区),|UDS|UGS|-|UTHP|(线性区),|UDS|UGS|-|UTHP|(恒流区),(3-5a),(3-5b),(3-5c),73,MOS传输门结构,NMOS传输门 Pass Transistor 源、漏端不固定双向导通,CMOS传输门Transmission GateNMOS,PMOS并联源、漏端不固定栅极接相反信号两管同时导通或截止
21、,CMOS反相器,PMOS传输门 Pass Transistor 源、漏端不固定双向导通,74,NMOS传输门传输高电平特性,源端,(G),(D),(s),VD=VG,器件始终处于饱和区,直到截止(类似于饱和负载的特性),Vin=VDD,Vc=VDD,75,NMOS传输高电平,输出电压:有阈值损失工作在饱和区,但是电流不恒定衬偏效应增加阈值损失减小电流低效传输高电平(电平质量差,充电电流小),Vin=VDD,Vc=VDD,VoutVDDVth,76,NMOS传输门传输低电平特性,漏端,(G),(s),(D),Hints:器件先处于饱和区,后处于线性区(类似于CMOS反相器中 的NMOS管),V
22、in=0,Vc=VDD,77,NMOS传输低电平,输出电压:没有阈值损失先工作在饱和区,后进入线形区没有衬偏效应高效传输低电平(电平质量好,充电电流大),Vin=0,Vc=VDD,Vout0,78,NMOS传输高电平和低电平,由于工作状态不同,以及衬偏效应的影响NMOS传输高电平过程的等效电阻近似为传输低电平时的2-3倍,79,PMOS传输门传输特性,传输高电平情况,传输低电平情况,器件先处于饱和区,后处于线性区,器件始终处于饱和区,直到截止,结论是:当开关控制电压(UG)使MOS管导通时,NMOS、PMOS传输信号均存在阈值损失,只不过NMOS发生在传输高电平时,而PMOS发生在传输低电平时
23、。,81,CMOS传输门传输高电平特性,传输高电平分为3个阶段:(1)NMOS和PMOS都饱和;(2)NMOS饱和,PMOS线性;(3)NMOS截止,PMOS线性。,82,CMOS传输门传输低电平特性,传输低电平分为3个阶段:(1)NMOS和PMOS都饱和;(2)NMOS线性,PMOS饱和;(3)NMOS线性,PMOS截止。,83,CMOS传输门直流电压传输特性,始终有一个器件是导通的,可以传输全摆幅的信号,84,CMOS传输门导通电流的变化,传输高电平,传输低电平,85,NMOS传输门的电平恢复 阈值损失,0,0.5,1,1.5,2,0.0,1.0,2.0,3.0,Time ns,V,o,l
24、,t,a,g,e,V,x,Out,In,NMOS传输门,A=,2.5 V,B,C=,2.5,V,C,L,A=,2.5 V,C=,2.5 V,B,M,2,M,1,M,n,阈值损失降低了噪声容限,并引起静态短路功耗可以采用CMOS传输门,但是结构复杂,V,B,does not pull up to 2.5V,but 2.5V-,V,TN,87,NMOS 传输门:电平恢复器件,M,2,M,1,M,n,M,r,Out,A,B,V,DD,V,DD,X,Mr一般取最小尺寸LL,这样引入漏区电容最小,88,Restorer Sizing,W,/,L,r,=1.0/0.25,W,/,L,r,=1.25/0.2
25、5,W,/,L,r,=1.50/0.25,W,/,L,r,=1.75/0.25,V,o,l,t,a,g,e,V,Time ps,3.0,电平恢复作用的PMOS器件Mr的宽长比不能太大,否则电路无法工作Mr一般取最小尺寸LL,这样引入漏区电容最小Mr甚至可以取为倒比例(W/L1),3.CMOS传输门的设计 为保证导电沟道与衬底的隔离(PN结反偏),N管的衬底必须接地,P管的衬底必须接电源(UDD)。沟道电流ID与管子的宽长比(W/L)成正比,为使传输速度快,要求ID大些,沟道长度L取决于硅栅多晶硅条的宽度,视工艺而定。一般L取工艺最小宽度(2),那么,要使ID大,就要将沟道宽度W设计得大一些。(
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