高速数字电路设计.ppt
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1、高速数字电路设计,及 EMC 设计,1,求,电流环,目,录,1.高速数字电路设计.5,1.1 何谓高速数字信号,.5,1.2 微带线 带状线的概念.5,1.2.1 微带线 Microstrip1.2.2 带状线 Stripline,.5.6,1.2.3 经验数据.6,1.2.4 同轴线 coaxial cable,.6,1.2.5 双绞线 twisted-pair cable,.7,1.2.6 等间隔的电容负载的影响.71.3 常见高速电路.8,1.3.1 ECL Emitter Coupled Logic,电路.8,1.3.2 CML Current Mode Logic 电路.91.3.3
2、 GTL Gunning Transceiver Logic 电路.101.3.4 BTL Backplane Transceiver Logic 电路.10,1.3.5 TTL,Transistor Transistor Logic 电路.11,1.3.6 模数转换电路 线接收器.121.4 常见电路匹配措施.121.4.1 反射.121.4.2 终端匹配.131.4.3 始端匹配.151.5 高速电路设计一般原则和调试方法.161.5.1 同步逻辑设计.161.5.2 了解选用器件的输入 输出结构 选用恰当的匹配电路 在考虑节省功耗 电路 又,能容许的情况下 可适当地引入失配,.19,1.
3、5.3 对极高速率 300MHz 以上 的信号 一般建议选用互补逻辑 以降低对电源的要.19,1.5.4 了解每一根高速信号电流的流向,.19,1.5.5 信号的布线,电源和地层的分割,是否符合微带线,带状线的要求,高速信号要,有回路地相配,不是屏蔽地,.19,1.5.6 电源滤波.19,1.5.7 对很高速度的信号要估算其走线延迟,.19,1.5.8 在满足速度要求的前提下 尽量选用工作速率低的器件,.19,1.5.9 差分线尽量靠近走线.19,1.5.10 测试方法 选择有 50,输入的高速示波器 一般自制一个探头 测量点应尽量靠,近所观察的位置或者需要该信号的实际位置 一般不建议测输出端
4、的信号波形 与实际2,等现象,料有关,2,使用的位置有一定差别,.19,1.5.11 ringing,crosstalk,radiated noise 数字系统的三种噪声.19,1.5.12 数字信号的绝大部分能量,功率谱密度,集中在 f knee 之内.19,1.5.13 延时 FR4,PCB outer trace:140180 ps/inch,inner trace:180 ps/inch.20,1.5.14 集总参数与分布参数系统.20,1.5.15 互感 耦合电容的作用 干扰,.20,1.5.16 ECL 电路的上升时间,下降时间的计算.20,1.5.17 在数字系统中 耦合电容引起
5、的串扰比起互感引起的串扰要小,.21,1.5.18 传输通道包括器件封装,PCB 布局 连接器,至少在 f knee 的范围内要有平坦的,频响 以保证信号不失真 否则信号在收端可能会遇到上升时间劣化 过冲 振铃 lump.211.5.19 阻容负载对电流变化的作用.21,1.5.20 噪声容限1.5.21 地反弹,noise immunityground bounce,以 10H189 器件为例.22.23,1.5.22 寄生电容 Stray Capacitance 的影响 对于高输入阻抗电路影响尤为严重.231.5.23 示波器探针的电气模型.24,1.5.24 21:1 探针,.25,1.
6、5.25 趋肤效应 skin effect,在高频时导线表面附近的电流密度加大 而中心部分的,电流密度减小 趋肤效应使得导线对高频信号的衰减增大 趋肤效应的频率与导体的材.251.5.26 对低频信号 电流流经电阻最小的路径 对高频信号 回流路径的电感远比其电阻重要 高频电流流经电感最小的路径 而非电阻最小的路径 最小电感回流路径正好,在信号导线的下面,以减小流出和流入电流通路间的环路面积,.25,1.5.27 负载电容对上升时间的影响.261.5.28 直流匹配和交流匹配的功耗比较.271.5.29 电源系统设计原则.271.5.30 TTL 和 ECL 的混合系统要注意.271.5.31
7、电源线上的电磁辐射防护.28,1.5.32 旁路电容的选取和安装,.28,1.5.33 连接器对高速系统的影响.28,1.5.34 总线,.30,电磁兼容性,Electromagnetic Compatibility,.32,2.1 关于电磁兼容性的基本原理.32,2.1.1 下面的电路布局有什么问题,.32,2.1.2 走线可穿过回流平面的缝隙吗 No,.33,2.1.3 走线的电感和电容.33,2.1.4 接地的作用,.34,2.1.5 信号参考点应在何处接至基底(chassis).352.1.6 周期信号.363,2.1.7 EMC 三要素.362.1.8 共模和差模.382.1.9 减
8、小噪声的措施.392.2 信号完整性减小串扰和信号畸变.392.2.1.392.2.2 屏蔽.402.2.3 信号畸变.412.3 通过滤波减小直流电源噪声.412.3.1.422.3.2 If DC power planes cant be used,then lumped decoupling capacitors must be sized andplaced correctly.42,2.3.3 多层 PCB,表贴电容 串联电感在何处,.43,2.3.4 How to distribute DC power from a single supply to both analog and
9、 digital circuits?.432.4 元件放置与信号层分配.442.5 Reducing conducted&radiated emission&susceptibility.462.6 电路板 EMC 准则总结.482.6.1 Component Placement.482.6.2 DC Power Distribution.482.6.3 Routing of Signal Output and Return Paths.492.6.4 Signal Integrity Reducing Crosstalk and Distortion.492.6.5 High Frequen
10、cy Transmission Lines.502.6.6 Reducing Conducted and Radiated Emissions.504,ln,ps,Z 0,高速数字电路及 EMC 设计1.高速数字电路设计1.1何谓高速数字信号高速数字信号由信号的边沿速度决定 一般认为上升时间小于 4 倍信号传输延迟时可视为高速信号 平常讲的高频信号是针对信号频率而言的,设计开发高速电路应具备信号分析 传输线,模拟电路的知识,错误的概念,8kHz 帧信号为低速信号,1.2微带线,带状线的概念,1.2.1 微带线 Microstripwt,r,h,特性阻抗,Z 0=,87 5.98 h r+1.4
11、1 0.8 w+t,(),传输延迟,tPD=1.017,0.457r+0.67(ns ft),固有电容,或 85 0.475 r+0.67(inch)C 0=1000 tPD(pF ft),固有电感,L 0=Z 02 C 0(,pH,ft),5,Z 0,r,r,d 1,1.2.2 带状线 Striplinew,t,h,特性阻抗,Z 0=,60r,ln,4 h0.67w(0.8+t w),(),传输延迟固有电容固有电感,tPD=1.017 r(ns ft)或C 0=1000 tPD(pF ft)pHL 0=Z 02 C 0(ft),85 r(,ps,inch),1.2.3 经验数据,对 FR-4
12、 材料,在 4.55 之间,75 微带线 w,h 50,微带线 w 2h,25,微带线,w 3.5h,75,带状线,w=h/8,50,带状线,w=h/3,1.2.4 同轴线 coaxial cable,d 1阻抗传输延迟,d 2r60 d 2Z 0=ln()tPD=85 r(ps inch)6,),1.2.5 双绞线 twisted-pair cablerds,阻抗,Z 0=,120r,ln,2 sd,(),传输延迟,tPD=85,r(,ps,inch),1.2.6 等间隔的电容负载的影响H,VS,R S,cL,cL,Z 0cL,cL,cL,cL,RL,N个传输线的有效阻抗和传输延迟将发生变化
13、,阻抗,Z 0=,C+,LNCLH,传输延迟,tPD,=,L(C+,NCLH,对单个负载电容的情况也可以这样计算7,1.3 常见高速电路,1.3.1 ECL,Emitter Coupled Logic 电路典型输入,V cc 2,A,B,V BB-1.29VV ee(5.2 v),典型输出,Vcc2,Vcc1,OutOutVee,特点,非饱和逻辑 克服扩散电容的影响,工作速度很高,射极跟随器输出 驱动能力很强高电平-0.88V 左右 低电平 1.72V 左右,根据速度不同有 10K(包括 10H)100K(300K)100M系列器件可供选用8,100EL,1.3.2 CML,Current M
14、ode Logic,电路,以 Philips 器件为例介绍其输入,输出,典型输入,50,50,ININ,典型输出,Out,100,100,Out,特点,低电压摆幅 200 400 mVpp输入 50阻抗,干扰,辐射小,地平面作参考电压 而 ECL 为-2V信号差分传输9,1.3.3 GTL,Gunning Transceiver Logic 电路,Vcc,典型输入典型输出,Vre f(0.8V),Vcc,偏压Vout,偏压Vin,特点,低功耗工作频率可达 100MHz 或 200MHz,电压摆幅小,VOLmax=0.4V,VOHmin=1.2V,1.3.4 BTL Backplane Tran
15、sceiver Logic 电路Vcc典型输入,Vin,Vref(1.4V),典型输出,10,Vcc,Vout,左右,特点,驱动能力强 用于重负载背板工作频率小于 75MHz,IOL=100mA,电压摆幅比 TTL 小,VOLmax=1V VOHmin=2.1V,1.3.5 TTL Transistor Transistor Logic 电路,以 ABT,Advanced BiCMOS Technology 为例,典型输入典型输出,Vin,Vcc,Vcc,特点,驱动能力强,IOH 达 32mA IOL 达 64mA 高电平输出电阻约 30,低电平输出电阻10,对于带阻尼输出 输出电阻 33,高
16、 低电平电流均为 12mA,速度快 上升时间在几 ns 范围 触发器翻转频率可达 100MHz 以上11,1.3.6 模数转换电路 线接收器,V CC 1,VCC 2,Vout,Vin,Vin,Vout,VBB,VBB,符号表示Vee,特点,将模拟小信号转换为数字信号,有不同速度级别的线接收器注意输入信号的共模和差模范围1.4 常见电路匹配措施1.4.1 反射传输过程中的任何不均匀(如阻抗变化 直角线)都会引起信号的反射 反射的,结果对模拟信号,正弦波,是形成驻波,对数字信号则表现为上升沿,下降,的振铃和过冲,这种过冲一方面形成强烈的电磁干扰,另一方面对后级输入,电路的保护二极管造成损伤甚至失
17、效,overshoot,高电平 1,pin,Vcc,undershoot,低电平 0,器件,一般而言,过冲超过 0.7V 就应采取措施 在下面的图中,信号源阻抗,负载,阻抗是造成信号来回反射的原因12,0,又,信号,RS,二次反射,Z0,反射,RL,SL,=,RRRR,SSLL,+,ZZZZ,0000,1.4.2 终端匹配,在实际应用中,通过阻抗匹配 正确布线等措施来减小或消除信号反射,终端匹配的目的是使,L 尽量小或者等于,1.4.2.1,TTL 电路的匹配,(1)直流匹配Vcc,TTL,Z 0,R 1R2,TTL,一般地,R1,R2=Z0,R 2R 1+R 2,Vcc 2.4 V,在非理想
18、匹配条件下 可取 R1 R2=1.5Z0可节省一定的功耗13,既符合 TTL 电路的噪声容限,1,2 交流匹配,TTL,TTL,Z 0,R,RC t r,C一般取 R C 串联阻抗值比 Z 0 大一些以降低功耗 对于周期性不强的信号 如,帧脉冲1.4.2.2,不建议使用交流匹配ECL 电路的匹配,单端匹配方式 1,ECL,R1,ECL,-5.2V,Z 0,R2-5.2V,-5.2V,R1,R2=Z0,R 1R 1+R 2,(5.2 V)=2 V,(2)单端匹配方式 2,ECL,Z 0,R,ECL,-5.2VR=Z 0(3)差分电路匹配,-2V,-5.2V,ECL,Z 0,R,ECL,或者,EC
19、L,R 1-5.2V,R 1,Z 0,-5.2V,R/2,R/2C,-5.2V,14,这,差,计,R=2Z 0,R 1 要保证 ECL 输出电路的偏置电流,对差分电路而言,一般要求两条信号线并行,等长走线,相距越近越好,时由于线间耦合电容的因素,传输线阻抗的计算在把这种影响考虑进去,分电路的匹配可以采用两个独立的单端匹配方式,对于 PECL 电路1.4.2.3 其它电路,匹配方式相似 只是将-5.2V 换成地,地换成 Vcc 即可,对于 GTL,BTL 电路,由于采用的是开漏,开集输出的方式,因此负载电阻,就是匹配电阻,接在相应的电源上即可 GTL 电路是一种基于 50,阻抗的设,匹配时要结合
20、信号幅度,偏置电压,耗合方式等综合考虑,没有统一规,则1.4.3 始端匹配,1,TTL 电路,TTL,R,Z0,TTL,一般取 R 略小于 Z0,由于在终端有一次全反射,L=1,在始端的,信号波形边沿有一个台阶 一般不要取这点的信号来设计电路,2,ECL 电路,ECL,R 1,R,Z0,ECL,-5.2V,-5.2V,-5.2V,R 1 5.23Z 0+7,R 6.23Z 0 R 1,3 其它电路不推荐使用始端匹配15,1.5 高速电路设计一般原则和调试方法1.5.1 同步逻辑设计,高速电路的最优设计依赖于时延来设计系统1.5.1.1 复接电路举例8:1 的同步复接器D 0D 1D 2D3In
21、:D4D5D6D7,尽量利用一个同步系统时钟产生各种逻辑避免采用异步逻辑,尽量避免,Out:,D 7,D 6,D 5 D 4 D 3 D 2 D 1 D 0,设计思路,同步 load,同步移位,D70,D,Q,Q70,load复接时钟 高速,LOADCK,每个低速数据周期内 load 信号有效一次,Q 0,Q 1,Q 2,Q 3,Q 4,Q 5,Q 6,Q 7,D Q,D Q,D Q,D Q,D Q,D Q,D Q,D Q,复接,码流复接时钟16,0,n-1 n,n,1,n,n,2,n,n,6,n,n,7,n,n,A,A,A,A,A,A,1,根据上述思路,可以构成下面的基本单元,Q n-1LO
22、ADDn,D Q,Qn,或,Qn-1 QnD nLOAD,CK将 8 个这样的功能单元首尾串接,就可以实现同步复接功能,CK,D,Q QD,D,Qn-1 QD,D,Qn-1 QD,D,Qn-1 QD,D,Qn-1 QD,LO D,LO D,LO D,LO D,LO D,CKLO D,注意,LOAD 信号必须由复接时钟产生LOAD 信号为 1/8 占空比的脉冲信号不建议用复接时钟下降沿产生 LOAD 信号,利用分频器的触发器固有延迟和二选一组合逻辑的延迟证复接电路的时序正常CKLOADD 701.5.1.2 分接电路举例4 的同步分接器,即可保,In:Out:,D7,D6,D5 D4 D3 D2
23、 D1 D0D 7D 6D5D4,D 3D 2D1D0,17,0,设计思路,同步移位,同步分接,Din,D Q Q,D Q Q1,D Q,Q2,D Q,Q 3,CK,Q30CECK,D QCE,out,注意,所有的电路,定时,移位,分接均由同一高速时钟 CK 产生或控,制,CE,时钟使能,与复接电路的 LOAD 信号类似 为 1/4 占空比的,脉冲信号不建议使用时钟信号的下降沿CK,Din,D 7,D 6,D 5,D 4,D 3,D 2,D 1,D 0,CE很多器件都可提供 CE 功能 若没有 可自行产生,CEDCK1.5.1.3 组合逻辑影响时序的一个重要因素,18,D Q,1.5.2 了解
24、选用器件的输入 输出结构 选用恰当的匹配电路 在考虑节省功耗 电路又能容许的情况下 可适当地引入失配1.5.3 对极高速率 300MHz 以上 的信号 一般建议选用互补逻辑 以降低对电源的要求1.5.4 了解每一根高速信号电流的流向 电流环,1.5.5 信号的布线 电源和地层的分割 是否符合微带线 带状线的要求要有回路地相配 不是屏蔽地1.5.6 电源滤波1.5.7 对很高速度的信号要估算其走线延迟,高速信号,1.5.8 在满足速度要求的前提下,尽量选用工作速率低的器件,1.5.9 差分线尽量靠近走线终端匹配元件一定要放在最靠近传输线末端的地方,集总参数电路,增加阻尼 降低 Q 值可防止振荡,
25、1.5.10 测试方法 选择有 50 输入的高速示波器 一般自制一个探头 测量点应尽量靠近所观察的位置或者需要该信号的实际位置 一般不建议测输出端的信号波形与实际使用的位置有一定差别,1.5.11 ringing,crosstalk,radiated noise,数字系统的三种噪声,1.5.12 数字信号的绝大部分能量,功率谱密度,集中在 fknee 之内,fknee=,0.5t r,(t r:10%90%上升时间),因此电路在超过 fknee 的频率范围对数字信号的影响甚小 在低于 fknee 的范围要求电路有平坦的响应 以保证理想的波形19,7,1.5.13 延时 FR4 PCB oute
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