时序逻辑电路设计（PPT） .ppt

《时序逻辑电路设计（PPT） .ppt》由会员分享，可在线阅读，更多相关《时序逻辑电路设计（PPT） .ppt（54页珍藏版）》请在三一办公上搜索。

1、超大规模集成电路基础2011第7章 时序逻辑电路设计,许晓琳()合肥工业大学电子科学与应用物理学院,时序逻辑电路设计.2,本章重点,寄存器、锁存器、触发器、振荡器、脉冲发生器和施密特触发器的实现技术静态与动态实现的比较时钟策略的选择,时序逻辑电路设计.3,时序逻辑电路输出不仅取决于当前的输入值，也取决于原先的输入值。即它具有记忆功能,7.1 引言,图7.1 利用正沿触发寄存器的有效状态机的方框图,时序逻辑电路设计.4,7.1.1 时序电路的时间参数,t,CLK,t,D,tsu thold,t,Q,DATA,STABLE,DATA,STABLE,Register,CLK,D,Q,tc-q,时序电

2、路的时钟参数建立时间：在时钟翻转之前数据输入必须有效的时间保持时间：在时钟边沿之后数据输入必须仍然有效的时间传播延时：相对于时钟边沿，最坏情况下，数据被复制到输出端的时间,时序逻辑电路设计.5,推导系统级的时序约束条件：最小时钟周期TT tc-q+tplogic+tsu时序电路工作的时钟周期T必须能容纳电路中任何一级的最长延时对寄存器维持时间的要求tcdregister+tcdlogic thold这一约束保证了时序元件的输入数据在时钟边沿之后能够维持足够长的时间，而不会因新进入的数据流而过早改变,时序逻辑电路设计.6,7.1.2 存储单元的分类,前台存储器和后台存储器嵌入在逻辑中的存储器/大

3、量的集中存储内核静态存储器和动态存储器 正反馈或再生原理/在与MOS器件相关的寄生电容上暂时存储电荷用于寄存器在较长时间内不被更新时/用于要求较高性能水平和采用周期时钟控制的数据通路电路中锁存器和寄存器电平敏感/边沿触发,CLK,CLK,D,D,Q,Q,时序逻辑电路设计.7,不同类型存储元件的定义一个边沿触发的存储元件称为寄存器锁存器是一个电平敏感的器件由交叉耦合的门构成的任何双稳态元件称为触发器(flip-flop),存储单元的分类,时序逻辑电路设计.8,7.2 静态锁存器和寄存器,双稳态原理多路开关型锁存器主从边沿触发寄存器低电压静态锁存器静态SR触发器用强信号直接写数据,时序逻辑电路设计

4、.9,7.2.1 双稳态原理,交叉耦合的两个反相器形成了双稳态电路(即一个电路具有2个稳定状态，每一个对应一个逻辑状态)。,当翻转区中反相器的增益大于1时，只有A和B是稳定的工作点，而C是一个亚稳态工作点。,A.两个串联的反相器,B.反相器的VTC,时序逻辑电路设计.10,亚稳态的概念改变电路状态的方法：切断反馈环路(见7.2.2 多路开关型锁存器)触发强度超过反馈环(实现静态后台存储器的主要方法),双稳态原理,时序逻辑电路设计.11,7.2.2 多路开关型锁存器,负锁存器当CLK=0时采样,正锁存器当CLK=1时采样,时序逻辑电路设计.12,用传输门构成正锁存器的晶体管级实现(图7.7)效率

5、不高(它对于CLK信号有4个晶体管的负载),多路开关型锁存器,时序逻辑电路设计.13,(a)电路图(b)不重叠时钟,CLK,CLK,CLK,CLK,QM,QM,仅有NMOS传输管构成多路开关的多路开关型NMOS锁存器(图7.8)时钟负载减少；但对噪声容限和开关性能都会有影响,多路开关型锁存器,时序逻辑电路设计.14,7.2.3 主从边沿触发寄存器,思考：负沿触发寄存器的实现,图7.9 基于主从结构的正沿触发寄存器,CLK=0 采样 保持 CLK=01 保持 采样,时序逻辑电路设计.15,图7.10 利用多路开关构成的主从型正沿触发寄存器,Master,Slave,电路中包含反相器I1和I4的好

6、处是什么？,主从边沿触发寄存器,时序逻辑电路设计.16,多路开关型主从寄存器的时序特性,建立时间：输入数据D在时钟上升沿之前必须有效的时间3 tpd_inv+tpd_tx传播延时：QM值传播到输出Q所需要的时间tc-q=tpd_inv+tpd_tx 保持时间：在时钟上升沿之后输入必须保持稳定的时间0,主从边沿触发寄存器,时序逻辑电路设计.17,例7.1 利用SPICE进行时序分析,图7.11 建立时间模拟,时序逻辑电路设计.18,图7.12 传输门寄存器的传播延时模拟,主从边沿触发寄存器,时序逻辑电路设计.19,减少了时钟负载的静态主从寄存器,传输门寄存器的缺点是时钟信号的电容负载很大以稳定性

7、为代价降低时钟负载的一个方法是使电路成为有比电路T1的尺寸必须比I2更大，才能切换交叉耦合反相器的状态为了避免反向传导，I4必须比I1弱,D,Q,T1,I1,CLK,CLK,T2,CLK,CLK,I2,I3,I4,主从边沿触发寄存器,时序逻辑电路设计.20,非理想时钟信号,时钟偏差因为布置两个时钟信号的导线会有差别，或者负载电容可以因存储在所连接的锁存器中的数据不同而变化。这一影响称为时钟偏差时钟偏差会造成两个时钟信号的重叠,理想时钟信号 非理想时钟信号,时序逻辑电路设计.21,时钟重叠可以引起两种类型的错误竞争情况：由于CLK和CLK在一个很短的时间内都为高电平，两个采样传输管都导通，因此在

8、D和Q之间有直接通路不确定状态：由于CLK和CLK都为高电平，那么节点A同时被D和B驱动,CLK,CLK,A,B,(a)电路图,X,D,Q,CLK,CLK,CLK,CLK,图7.15 仅用NMOS传输管的主从寄存器,(b)一对时钟重叠,非理想时钟信号,时序逻辑电路设计.22,解决方案：采用两相不重叠时钟，并保持两相时钟之间的不重叠时间足够长,PHI2,PHI1,PHI1,PHI1,A,B,(a)电路图,X,D,Q,PHI2,PHI2,图7.16 伪静态两相位D寄存器,(b)两相不重叠时钟,非理想时钟信号,时序逻辑电路设计.23,7.2.4 低电压静态锁存器,降低到低电源电压时要求使用阈值减小的

9、器件，然而这会产生显著亚阈值漏电功耗的负面影响为了克服在寄存器闲置期间高漏电的问题，使用多阈值器件,图7.18 采用多阈值CMOS解决漏电问题,时序逻辑电路设计.24,7.2.5 静态SR触发器用强信号直接写数据,采用NOR门的SR触发器采用NAND门的SR触发器,(a)电路图(b)逻辑符号(c)真值表,时序逻辑电路设计.25,时钟控制SR锁存器,包括一对交叉耦合的反相器，加上4个额外的晶体管来驱动触发器从一种状态转变到另一种状态，并实现同步,图7.21 有比CMOS SR锁存器,1,1,0,0,on,off,off on,off on,0,1,on,off,off,on,on,on,off,

10、off,M1,S,R,clk,clk,Q,M2,M3,M4,M5,M6,M7,M8,0 1,0 1,静态SR触发器,时序逻辑电路设计.26,例7.2 时钟控制SR锁存器的晶体管尺寸,A.DC输出电压和下拉器件尺寸M5-6的关系,B.瞬态响应表明M5和M6各自的W/L比应大于3以切换SR触发器,时序逻辑电路设计.27,7.3 动态锁存器和寄存器,静态电路只要电源电压加在该电路上，它所保存的值就一直有效缺点是它比较复杂动态电路将电荷暂时存储在寄生电容上为了保证信号的完整性，需要周期性地刷新该值,时序逻辑电路设计.28,7.3.1 动态传输门边沿触发寄存器,主级 采样从级 保持,主级 保持从级 采样

11、,主级,从级,tsu=thold=tc-q=,tpd_tx,0,2 tpd_inv+tpd_tx,时序逻辑电路设计.29,重叠时钟的影响,T1,T2,I1,I2,Q,QM,D,C1,C2,clk,clk,clk,clk,clk,clk,0-0 重叠竞争的限制条件 toverlap0-0 tT1+tI1+tT2,1-1 重叠竞争的限制条件 toverlap1-1 thold,动态传输门边沿触发寄存器,时序逻辑电路设计.30,动态传输门边沿触发寄存器,伪静态的动态锁存器,在稳定性方面的考虑限制了动态FF电路的应用一个被电容耦合到内部存储节点上的信号节点会注入相当大的噪声而破坏状态漏电电流内部动态节

12、点并不跟踪电源电压的变化，其结果是降低了噪声容限一个简单的解决方案是增加一个弱的反馈反相器使电路成为伪静态,时序逻辑电路设计.31,7.3.2 C2MOS：一种对时钟偏差不敏感的方法,主级 采样从级 保持,主级 保持从级 采样,时序逻辑电路设计.32,C2MOS触发器0-0覆盖的情况,只要时钟边沿的上升和下降时间足够小，具有CLK和!CLK时钟控制的这一C2MOS寄存器对时钟的重叠是不敏感的,0,0,QM,C1,C2,Q,D,M1,M4,M2,M6,M8,M5,时序逻辑电路设计.33,C2MOS触发器1-1覆盖的情况,1,1,QM,C1,C2,Q,D,M1,M2,M6,M5,M3,M7,1-1

13、 重叠 约束：toverlap1-1 thold,时序逻辑电路设计.34,C2MOS 的瞬态特性,X(3),Q(3),Q(0.1),Time(nsec),Volts,clk(0.1),clk(3),X(0.1),图7.28 时钟上升/下降时间为0.1ns和3ns时C2MOS FF的瞬态响应，假设In=1,时序逻辑电路设计.35,双边沿寄存器,它由两个并行的主从边沿触发寄存器组成，寄存器的输出用三态驱动器实现二选一CLK=1：上面的主级采样，从级保持下面的主级保持，从级采样CLK=0：上面的主级保持，从级采样下面的主级采样，从级保持,优点：需要较低的时钟频率(原来频率的1/2)来完成同样功能的数

14、据处理量，节省了时钟分布网络中的功耗,时序逻辑电路设计.36,7.3.3 真单相钟控寄存器(TSPCR),clk,clk,In,Q,正锁存器,负锁存器,clk,clk,In,Q,当clk=1时，保持模式当clk=0时，采样模式,当clk=1时，采样模式当clk=0时，保持模式,时序逻辑电路设计.37,例7.3 锁存器嵌入逻辑对电路性能的影响,分析：建立时间的增加一般要小于一个AND门的延时,时序逻辑电路设计.38,简化的TSPC锁存器(交叉输出TSPCR),clk,In,Q,正锁存器,负锁存器,当clk=1时，采样当clk=0时，保持,clk,In,Q,当clk=1时，保持当clk=0时，采样

15、,A,A,当In=0时,A=VDD-VTn,当In=1时,A=|VTp|,时序逻辑电路设计.39,主级 保持从级 采样,TSPC正沿触发锁存器,时序逻辑电路设计.40,例7.4 TSPC的晶体管尺寸问题,Time(nsec),Volts,clk,Qorig,Qmod,晶体管尺寸初始宽度 M4,M5=0.5m M7,M8=2m修改后的宽度 M4,M5=1m M7,M8=1m,时序逻辑电路设计.41,7.5 流水线：优化时序电路的一种方法,流水线是一项提高资源利用率的技术，它增加了电路的数据处理量,时序逻辑电路设计.42,7.5.1 锁存型流水线与寄存型流水线,时序逻辑电路设计.43,7.5.2

16、NORA-CMOS：流水线结构的一种逻辑形式,clk,clk,clk,clk,C1,C2,Out,F,G,clk,clk,C3,只要锁存器之间的所有逻辑功能块F(用静态逻辑实现)不是反相的，C2MOS的流水线电路即是无竞争的,时序逻辑电路设计.44,0-0重叠区的竞争情况1-1重叠区的竞争情况类似分析,clk,clk,clk,clk,0,时序逻辑电路设计.45,NORA-CMOS模块的例子,时序逻辑电路设计.46,7.6 非双稳时序电路,7.6.1 施密特触发器重要特性：对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应该器件的电压传输特性表明对正向和负向变化的输入信号有不同的开关阈值,

17、时序逻辑电路设计.47,用施密特触发器抑制噪声,注意滞环如何抑制了信号上的振荡注意输出信号快速地由低至高(和由高至低)翻转,时序逻辑电路设计.48,CMOS实现,基本设想是CMOS反相器开关阈值是由PMOS管和NMOS管之间的(导电因子)比率(kn/kp)决定的,时序逻辑电路设计.49,例7.6 CMOS施密特触发器,A.具有滞环的电压传输特性 B.改变PMOS器件M4的尺寸比的影响,时序逻辑电路设计.50,思考题7.7 另一种CMOS施密特触发器,时序逻辑电路设计.51,7.6.2 单稳时序电路,单稳元件是每当其静止状态受到一个脉冲或一个翻转事件触发时就产生一个宽度确定的脉冲电路常用的方法是采用一个简单的延时单元来控制脉冲的宽度,时序逻辑电路设计.52,7.6.3 不稳电路,不稳电路不具有稳定状态其输出在两个准稳态之间来回振荡，其周期由电路的拓扑结构和参数(延时、电源电压等)决定举例：环振,5级环振的模拟波形,时序逻辑电路设计.53,two stage VCO,simulated waveforms of 2-stage VCO,例7.8 电流可控反相器的模拟,END,