EDA技术与VHDL第二部分 Qiartus II 使用方法.ppt

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1、EDA技术与VHDL,第二部分Qiartus II 使用方法,4.1 QuartusII设计流程,1创建工程准备工作,图1 选择编辑文件,KONXIN,4.1 QuartusII设计流程,1创建工程准备工作,图2 选择编辑文件的语言类型，键入源程序并存盘,4.1 QuartusII设计流程,2.创建工程,图3 利用“New Preject Wizard”创建工程cnt10,1 QuartusII设计流程,2.创建工程,图4 将所有相关的文件都加入进此工程,1 QuartusII设计流程,2.创建工程,图5 选择目标器件EP1C6Q240C8,1 QuartusII设计流程,3编译前设置,图6

2、选择配置器件的工作方式,1 QuartusII设计流程,3编译前设置,图7 选择配置器件和编程方式,图8 全程编译后出现报错信息,4全程编译,1 QuartusII设计流程,图9 选择编辑矢量波形文件,5时序仿真,1 QuartusII设计流程,图10 波形编辑器,5时序仿真,1 QuartusII设计流程,图11 设置仿真时间长度,5时序仿真,1 QuartusII设计流程,图12.vwf激励波形文件存盘,5时序仿真,4.1 QuartusII设计流程,图13 向波形编辑器拖入信号节点,4.1.2 创建工程,1 QuartusII设计流程,图14 设置时钟CLK的周期,5时序仿真,1 Qua

3、rtusII设计流程,图15 设置好的激励波形图,5时序仿真,1 QuartusII设计流程,图16 选择总线数据格式,5时序仿真,1 QuartusII设计流程,图17 选择仿真控制,5时序仿真,1 QuartusII设计流程,图18 仿真波形输出,5时序仿真,1 QuartusII设计流程,图19 选择全时域显示,5时序仿真,1 QuartusII设计流程,图20 Assignment Editor编辑器,6观察RTL电路,7引脚锁定和下载,1 QuartusII设计流程,图21 表格方式引脚锁定对话框图,7引脚锁定和下载,1 QuartusII设计流程,22 图形方式引脚锁定对话框,7引

4、脚锁定和下载,1 QuartusII设计流程,图23 选择编程下载文件,8编程下载,1 QuartusII设计流程,图24加入编程下载方式,8编程下载,1 QuartusII设计流程,图25 双击选中的编程方式名,8编程下载,1 QuartusII设计流程,图26 ByteBlasterII接口AS模式编程窗口,9AS模式编程,1 QuartusII设计流程,图27 选择目标器件EP1C6Q240,10JTAG间接模式编程,1 QuartusII设计流程,图28 选定SOF文件后，选择文件压缩,10JTAG间接模式编程,1 QuartusII设计流程,图29 用JTAG模式对配置器件EPCS1

5、进行间接编程,10JTAG间接模式编程,2 嵌入式逻辑分析仪,图30 SignalTapII编辑窗,1打开SignalTapII编辑窗,2 嵌入式逻辑分析仪,图31 SignalTap II编辑窗,2调入待测信号,3SignalTap II参数设置,2 嵌入式逻辑分析仪,图32下载cnt10.sof并准备启动SignalTapII,4文件存盘,5编译下载,6启动SignalTapII进行采样与分析,2 嵌入式逻辑分析仪,图33 SignalTapII数据窗设置后的信号波形,6启动SignalTapII进行采样与分析,3 编辑SignalTapII的触发信号,图34 选择高级触发条件,3 编辑S

6、ignalTapII的触发信号,图35 进入“触发条件函数编辑”窗口,3 编辑SignalTapII的触发信号,图36 编辑触发函数,4 LPM_ROM宏模块应用,图37 正弦信号发生器结构框图,4.1 工作原理,4 LPM_ROM宏模块应用,4.2 定制初始化数据文件,1建立.mif格式文件,【例4-1】WIDTH=8;DEPTH=64;ADDRESS_RADIX=HEX;DATA_RADIX=HEX;CONTENT BEGIN0:FF;1:FE;2:FC;3:F9;4:F5;（数据略去）3D:FC;3E:FE;3F:FF;END;,4 LPM_ROM宏模块应用,4.2 定制初始化数据文件,

7、1建立.mif格式文件,【例4-2】#include#include math.hmain()int i;float s;for(i=0;i sin_rom.mif;,4 LPM_ROM宏模块应用,4.2 定制初始化数据文件,2建立.hex格式文件,图38 将波形数据填入mif文件表中,4 LPM_ROM宏模块应用,图39 ASM格式建hex文件,4 LPM_ROM宏模块应用,4.2 定制初始化数据文件,2建立.hex格式文件,图40 sdata.hex文件的放置路径,4 LPM_ROM宏模块应用,4.3 定制LPM_ROM元件,图41 定制新的宏功能块,4.4 LPM_ROM宏模块应用,4.

8、4.3 定制LPM_ROM元件,图42 LPM宏功能块设定,4.4 LPM_ROM宏模块应用,4.4.3 定制LPM_ROM元件,图43 选择data_rom模块数据线和地址线宽,4 LPM_ROM宏模块应用,4.3 定制LPM_ROM元件,图44 选择地址锁存信号inclock,4 LPM_ROM宏模块应用,4.3 定制LPM_ROM元件,图45 调入ROM初始化数据文件并选择在系统读写功能,4 LPM_ROM宏模块应用,4.3 定制LPM_ROM元件,图46 LPM_ROM设计完成,4.4 LPM_ROM宏模块应用,【例4-3】LIBRARY ieee;USE ieee.std_logic

9、_1164.all;LIBRARY altera_mf;USE altera_mf.altera_mf_components.all;-使用宏功能库中的所有元件ENTITY data_rom ISPORT(address:IN STD_LOGIC_VECTOR(5 DOWNTO 0);inclock:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END data_rom;ARCHITECTURE SYN OF data_rom ISSIGNAL sub_wire0:STD_LOGIC_VECTOR(7 DOWNTO 0);COMPONENT a

10、ltsyncram-例化altsyncram元件，调用了LPM模块altsyncramGENERIC(-参数传递语句intended_device_family:STRING;-类属参量数据类型定义width_a:NATURAL;widthad_a:NATURAL;numwords_a:NATURAL;operation_mode:STRING;outdata_reg_a:STRING;address_aclr_a:STRING;outdata_aclr_a:STRING;width_byteena_a:NATURAL;init_file:STRING;lpm_hint:STRING;lpm_

11、type:STRING);PORT(clock0:IN STD_LOGIC;-altsyncram元件接口声明address_a:IN STD_LOGIC_VECTOR(5 DOWNTO 0);q_a:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END COMPONENT;(接下页）,4.4 LPM_ROM宏模块应用,BEGINq Cyclone,-参数传递映射width_a=8,-数据线宽度8widthad_a=6,-地址线宽度6numwords_a=64,-数据数量64operation_mode=ROM,-LPM模式ROMoutdata_reg_a=UNREGIST

12、ERED,-输出无锁存address_aclr_a=NONE,-无异步地址清0outdata_aclr_a=NONE,-无输出锁存异步清0width_byteena_a=1,-byteena_a输入口宽度1init_file=./dataHEX/SDATA.hex,-ROM初始化数据文件，此处已修改过lpm_hint=ENABLE_RUNTIME_MOD=YES,INSTANCE_NAME=NONE,lpm_type=altsyncram)-LPM类型PORT MAP(clock0=inclock,address_a=address,q_a=sub_wire0);END SYN;,4 LPM_

13、ROM宏模块应用,4.4 完成顶层设计,【例4-4】正弦信号发生器顶层设计LIBRARY IEEE;-正弦信号发生器源文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT(CLK:IN STD_LOGIC;-信号源时钟 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-8位波形数据输出END;ARCHITECTURE DACC OF SINGT ISCOMPONENT data_rom-调用波形数据存储器LPM_ROM文件：data_rom.vhd声明 P

14、ORT(address:IN STD_LOGIC_VECTOR(5 DOWNTO 0);-6位地址信号 inclock:IN STD_LOGIC;-地址锁存时钟 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END COMPONENT;SIGNAL Q1:STD_LOGIC_VECTOR(5 DOWNTO 0);-设定内部节点作为地址计数器 BEGINPROCESS(CLK)-LPM_ROM地址发生器进程 BEGINIF CLKEVENT AND CLK=1 THEN Q1Q1,q=DOUT,inclock=CLK);-例化END;,4 LPM_ROM宏模块应用,4.4

15、 完成顶层设计,图47 仿真波形输出,4 LPM_ROM宏模块应用,4.4 完成顶层设计,图48 嵌入式逻辑分析仪获得的波形,5 In-System Memory Content Editor应用,图49 In-System Memory Content Editor编辑窗,5 In-System Memory Content Editor应用,图50 与实验系统上的FPGA通信正常情况下的编辑窗界面,5 In-System Memory Content Editor应用,图51 从FPGA中的ROM读取波形数据,5 In-System Memory Content Editor应用,图52

16、编辑波形数据,5 In-System Memory Content Editor应用,图53下载编辑数据后的SignalTapII采样波形,6 LPM_RAM/FIFO的定制与应用,图54 编辑定制RAM,6.1 LPM_RAM定制,6 LPM_RAM/FIFO的定制与应用,图55 LPM_RAM的仿真波形,6.1 LPM_RAM定制,6 LPM_RAM/FIFO的定制与应用,图56 FIFO编辑窗,6.2 FIFO定制,6 LPM_RAM/FIFO的定制与应用,图57 FIFO的仿真波形,6.2 FIFO定制,7 LPM嵌入式锁相环调用,图58 选择参考时钟为20MHz,1建立嵌入式锁相环元

17、件,7 LPM嵌入式锁相环调用,图59 选择控制信号,1建立嵌入式锁相环元件,7 LPM嵌入式锁相环调用,图60 选择e0的输出频率为210MHz,2测试锁相环,7 LPM嵌入式锁相环调用,图61 PLL元件的仿真波形,2测试锁相环,7 LPM嵌入式锁相环调用,2测试锁相环,.;ENTITY DDS_VHDL IS PORT(CLKK:IN STD_LOGIC;-此时钟进入锁相环 FWORD:IN STD_LOGIC_VECTOR(7 DOWNTO 0);.;ARCHITECTURE one OF DDS_VHDL IS COMPONENT PLLU-调入PLL声明 PORT(inclk0:I

18、N STD_LOGIC:=0;c0:OUT STD_LOGIC);END COMPONENT;COMPONENT REG32B.;BEGIN.;u6:SIN_ROM PORT MAP(address=D32B(31 DOWNTO 22),q=POUT,inclock=CLK);u7:PLL20 PORT MAP(inclk0=CLKK,c0=CLK);-例化END;,8 IP核NCO使用方法,图62 安装NCO核,8 IP核NCO使用方法,图63 确定安装路径,8 IP核NCO使用方法,图64 开始Core的工程路径,8 IP核NCO使用方法,图65 确定工程路径和工程名,8 IP核NCO使用

19、方法,图66 打开Core用户库设置窗,8 IP核NCO使用方法,图67 选中确定路径上的NCO库,8 IP核NCO使用方法,图68 加入NCO库,8 IP核NCO使用方法,图69 已经在工程中加入NCO库,8 IP核NCO使用方法,图70 打开Core设置管理窗,8 IP核NCO使用方法,图71 开始进入Core参数设置窗Toolbench,8 IP核NCO使用方法,图72 设置NCO参数,8 IP核NCO使用方法,图73设置NCO参数,8 IP核NCO使用方法,图74 完成NCO参数设置并生成设计文件后的信息窗,8 IP核NCO使用方法,图75 加入NCO的授权文件,9 原理图设计方法,图

20、76 元件输入对话框,1.为本项工程设计建立文件夹,2.输入设计项目和存盘,9 原理图设计方法,图77 将所需元件全部调入原理图编辑窗并连接好,3.将设计项目设置成可调用的元件,9 原理图设计方法,图78 连接好的全加器原理图f_adder.bdf,4.设计全加器顶层文件,9 原理图设计方法,图79 f_adder.bdf工程设置窗,5.将设计项目设置成工程和时序仿真,9 原理图设计方法,图80 加入本工程所有文件,5.将设计项目设置成工程和时序仿真,9 原理图设计方法,图81 全加器工程f_adder的仿真波形文件,5.将设计项目设置成工程和时序仿真,10流水线乘法器的混合输入设计,【例4-

21、5】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER16B IS PORT(CIN:IN STD_LOGIC;A，B:IN STD_LOGIC_VECTOR(15 DOWNTO 0);S:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);COUT:OUT STD_LOGIC);END ADDER16B;ARCHITECTURE behav OF ADDER16B IS SIGNAL SINT:STD_LOGIC_VECTOR(16 DOWNTO 0);SI

22、GNAL AA,BB:STD_LOGIC_VECTOR(16 DOWNTO 0);BEGINAA=0,10流水线乘法器的混合输入设计,图82 在原理图编辑窗加入LPM元件,10流水线乘法器的混合输入设计,图83 将LPM乘法器设置为流水线工作方式,10流水线乘法器的混合输入设计,图84 乘法累加器电路,10流水线乘法器的混合输入设计,图85 muladd工程仿真波形,10流水线乘法器的混合输入设计,图86 对乘法器选择不同设置后的编译报告,习 题,4-1.如果不使用MegaWizard Plug-In Manager工具，如何在自己的设计中调用LPM模块？以计数器lpm_counter为例，写

23、出调用该模块的程序，其中参数自定。4-2.LPM_ROM、LPM_RAM、LPM_FIFO等模块与FPGA中嵌入的EAB，ESB，M4K有怎样的联系关系？4-3.参考QuartusII的Help（Contents），详细说明LPM元件altcam、altsyncram、lpm_fifo、lpm_shiftreg的使用方法，以及其中各参量的含义和设置方法。4-4.如果要设计一8051单片机，如何为它配置含有汇编程序代码的ROM（文件）？4-5.将例4-4的顶层程序和例4-3的ROM程序合并成为一个程序，要求用例化语句直接调用LPM模块altsyncram。编译验证，使之功能与原设计相同。4-6.

24、根据例3-23设计8位左移移位寄存器，给出时序仿真波形。4-7.归纳利用QuartusII进行VHDL文本输入设计的流程：从文件输入一直到SignalTap II测试。4-8.如何为设计中的SignalTap II加入独立采用时钟？试给出完整的程序和对它的实测结果。,习 题,4-9.参考QuartusII的Help，详细说明Assignments菜单中Settings对话框的功能。（1）说明其中的Timing Requirements&Qptions的功能、使用方法和检测途径。（2）说明其中的Compilation Process的功能和使用方法。（3）说明Analysis&Synthesis

25、 Setting的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。（4）说明Fitter Settings中的Design Assistant和Simulator功能，举例说明它们的使用方法。4-10.概述Assignments菜单中Assignment Editor的功能，举例说明。4-11.用74148和与非门实现8421BCD优先编码器，用3片74139组成一个5-24线译码器。4-12.用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位

26、十进制数A，输出用S表示。4-13.设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。4-14.设计一个周期性产生二进制序列01001011001的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。,实 验 与 设 计,4-1.组合电路的设计实验目的：熟悉Quartus的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。实验内容1：首先利用Quartus完成2选1多路选择器（例3-3）的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图3-3所示的仿真波形。最后

27、在实验系统上进行硬件测试，验证本项设计的功能。实验内容2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图3-18，并将此文件放在同一目录中。,实 验 与 设 计,以下是部分参考程序：.COMPONENT MUX21A PORT(a，b，s:IN STD_LOGIC;y:OUT STD_LOGIC);END COMPONENT；.u1:MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp);u2:MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy);END ARCHITECTURE BHV;按照本章给出的步骤对上例分别进行编译、综合

28、、仿真。并对其仿真波形作出分析说明。,实 验 与 设 计,实验任务3：引脚锁定以及硬件下载测试。建议选实验电路模式5，用键1(PIO0)控制s0；用键2(PIO1)控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及

29、其分析报告。附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。首先用QuartusII完成以上给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。实验习题：以1位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。,实 验 与 设 计,实验4-2.时序电路的设计 实验目的：熟悉Quartus的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。实验任务1：设计触发器(使用例3-6)，给出程序设计、软件编译、

30、仿真分析、硬件测试及详细实验过程。实验任务2：设计锁存器(使用例3-14)，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。实验任务3：只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器。提示：此加法器有并/串和串/并移位寄存器各一。实验报告：分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点。,实 验 与 设 计,实验4-3.含异步清0和同步时钟使能的加法计数器的设计 实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。实验原理：实验程序为例3-22，实验原理参考3.5节，设计流程参考本章。实验任务1：在Quar

31、tus上对例3-22进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。实验任务2：引脚锁定以及硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。实验任务3：使用SignalTap II对此计数器进行实时测试。实验任务4：从设计中去除SignalTapII，要求全程编译后生成用于配置器件EPCS1编程的压缩POF文件，并使用USB-Blaster，通过JTAG间接模式对实验板上的EPCS1进行编程，最后进行验证。实验任务5：为此项设计加入一个可用于SignalTapII采样的独立的时钟输入端（采用时

32、钟选择clock0=12MHz，计数器时钟CLK分别选择256Hz、16384Hz、6MHz），并进行实时测试。实验思考题：在例3-22中是否可以不定义信号CQI，而直接用输出端口信号完成加法运算，即：CQ=CQ+1？为什么？实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。一些辅助的时序电路，设计一个8位串行二进制全加器，要求：,实 验 与 设 计,实验4-4.用原理图输入法设计8位全加器 实验目的：熟悉利用Quartus的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详

33、细流程。实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照4.9节介绍的方法来完成。实验任务1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout。实验任务2：建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试

34、。建议选择电路模式1；键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout。实验报告：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的时序分析情况；最后给出硬件测试流程和结果。,实 验 与 设 计,实验4-5.正弦信号发生器设计 实验目的：进一步熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。实验原理：参考本章4.4节相关内容。实验内容1：根据例4-4，在Quartus II上完成正弦信号发生器设计，包括仿真和资源利用情况了解（假设利用Cyclone器件）。最后在实验系统上实测，包括SignalTap

35、 II测试、FPGA中ROM的在系统数据读写测试和利用示波器测试。最后完成EPCSx配置器件的编程 实验内容2：按照图4-87所示，用原理图方法设计正弦信号发生器，要调用3个LPM模块来构成：1、PLL，输入频率20MHz，32MHz单频率输出；2、6位二进制计数器；3、LPM_ROM，加载的波形数据同上。注意，硬件实现时可以通过SignalTapII观察波形，波形必须用高速DAC5651输出。实验内容3：修改例4-3的数据ROM文件，设其数据线宽度为8，地址线宽度也为8，初始化数据文件使用MIF格式，用C程序产生正弦信号数据，最后完成以上相同的实验。实验内容4：设计一任意波形信号发生器，可以

36、使用LPM双口RAM担任波形数据存储器，利用单片机产生所需要的波形数据，然后输向FPGA中的RAM（可以利用GW48系统上与FPGA接口的单片机完成此实验，D/A可利用系统上配置的0832或5651高速器件）。实验报告：根据以上的实验内容写出实验报告，包括设计原理、程序设计、程序分析、仿真分析、硬件测试和详细实验过程。,实 验 与 设 计,实验4-5.正弦信号发生器设计,图4-87 调用了PLL元件信号发生器原理,实 验 与 设 计,实验4-6.七段数码显示译码器设计 实验目的：学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。实验原理：7段数码是纯组合电路，通常的小

37、规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例4-6作为7段译码器，输出信号LED7S的7位分别接如图8-49数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例3-29中的LED7S:OUT STD_LO

38、GIC_VECTOR(6 DOWNTO 0)应改为.(7 DOWNTO 0)。实验任务1：说明例4-6中各语句的含义，以及该例的整体功能。在QuartusII上对该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图4-88所示。,实 验 与 设 计,实验4-6.七段数码显示译码器设计,图4-88 7段译码器仿真波形,实 验 与 设 计,实验4-6.七段数码显示译码器设计,【例4-6】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S IS PORT(A:IN

39、STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END;ARCHITECTURE one OF DECL7S IS BEGIN PROCESS(A)BEGIN CASE A IS WHEN 0000=LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL;END CASE;END PROCESS;END;,实 验 与 设 计,实验4-6.七段数码显示译码器设计 实

40、验任务2：引脚锁定及硬件测试。建议选GW48系统的实验电路模式6，用数码8显示译码输出(PIO46-PIO40)，键8、键7、键6和键5四位控制输入，硬件验证译码器的工作性能。实验任务3：用第3章介绍的例化语句，按图4-90的方式连接成顶层设计电路（用VHDL表述），图中的CNT4B是一个4位二进制加法计数器，可以由例3-22修改获得；模块DECL7S即为例4-6实体元件，重复以上实验过程。对于引脚锁定和实验，建议选电路模式6，用数码8显示译码输出，用键3作为时钟输入(每按2次键为1个时钟脉冲)，或直接接时钟信号clock0。实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿

41、真分析、硬件测试和实验过程；设计程序、程序分析报告、仿真波形图及其分析报告,实 验 与 设 计,实验4-6.七段数码显示译码器设计,图4-89共阴数码管及其电路,实 验 与 设 计,实验4-6.七段数码显示译码器设计,图4-90 计数器和译码器连接电路的顶层文件原理图,实 验 与 设 计,实验4-7.数控分频器的设计 实验目的：学习数控分频器的设计、分析和测试方法。实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例4-7所示。实验任

42、务1：根据图4-91的波形，分析例4-7中的各语句功能、设计原理及逻辑功能，详述进程P_REG和P_DIV的作用，并画出该程序的RTL电路图。输入不同的CLK频率和预置值D，给出如图4-91的时序波形。实验任务2：在实验系统上硬件验证例4-7功能。可选实验电路模式1；键2/键1负责输入8位预置数D(PIO7-PIO0)；CLK由clock0输入，频率选65536Hz或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。思考题：怎样利用2个例4-7给出的模块设计一个电路，使其输出方波的正负脉宽的宽度分别由可两个

43、8位输入数据控制？,实 验 与 设 计,实验4-7.数控分频器的设计,图4-91 当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns),实 验 与 设 计,【例4-7】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF IS PORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT:OUT STD_LOGIC);END;ARCHITECTURE one OF DVF IS SIGNAL FULL:STD

44、_LOGIC;BEGIN P_REG:PROCESS(CLK)VARIABLE CNT8:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN IF CLKEVENT AND CLK=1 THEN IF CNT8=11111111 THEN CNT8:=D;-当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL=1;-同时使溢出标志信号FULL输出为高电平 ELSE CNT8:=CNT8+1;-否则继续作加1计数 FULL=0;-且输出溢出标志信号FULL为低电平 END IF;END IF;END PROCESS P_REG;P_DIV:PROCESS(FUL

45、L)VARIABLE CNT2:STD_LOGIC;BEGIN IF FULLEVENT AND FULL=1 THEN CNT2:=NOT CNT2;-如果溢出标志信号FULL为高电平，D触发器输出取反 IF CNT2=1 THEN FOUT=1;ELSE FOUT=0;END IF;END IF;END PROCESS P_DIV;END;,实 验 与 设 计,实验4-8.8位16进制频率计设计 实验目的：设计8位16进制频率计，学习较复杂的数字系统设计方法。实验原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值

46、被锁入锁存器，计数器清0，为下一测频计数周期作好准备。测频控制信号可以由一个独立的发生器来产生，即图4-93中的FTCTRL。根据测频原理，测频控制时序可以如图4-92所示。实验任务1：完成频率计的完整设计和硬件实现，并给出其测频时序波形及其分析。建议选实验电路模式5；8个数码管以16进制形式显示测频输出；待测频率输入FIN由clock0输入，频率可选4Hz、256HZ、3Hz.50MHz等；1HZ测频控制信号CLK1HZ可由clock2输入(用跳线选1Hz)。注意，这时8个数码管的测频显示值是16进制的。实验任务2：参考例3-22，将频率计改为8位10进制频率计，注意此设计电路的计数器必须是8个4位的10进制计数器，而不是1个。此外注意在测频速度上给予优化。实验报告：给出频率计设计的完整实验报告。,实 验 与 设 计,实验4-8.8位16进制频率计设计,图4-92 频率计测频控制器FTCTRL测控时序图,实 验 与 设 计,实验4-8.8位16进制频率计设计,图4-93 频率计电路框图,