最新Verilogppt课件 第十一讲 数字系统设计原则与设计实例.ppt

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1、第十一讲 数字系统设计原则与设计实例,硬件原则面积和速度的平衡与互换原则同步设计原则同步系统时钟与复位规划自顶向下设计原则设计实例本讲要点与实验要求,硬件原则,硬件原则主要是针对HDL设计代码编写而言，特别是具有软件编程经验的初学者，片面追求代码的简短、整洁，如大量使用for循环，而对HDL描述要实现的电路不胜了解。HDL仿真代码不受硬件原则约束。硬件原则主要是指：硬件描述语言（HDL），如verilog，本质上是硬件的抽象描述。HDL描述的最终目标是生成芯片内部的实际电路。HDL描述与软件语言，如C语言，有本质的区别。因C语言编译后，基本上是在设计好的硬件电路（CPU）中按顺序运行的，而HD

2、L描述的是硬件电路本身。评价一个HDL描述的质量，主要看该HDL是否能够与综合工具配合，按设计者的构想合理地生成硬件电路。,硬件原则,按硬件原则，HDL的正确编写方法是：设计者要对所设计的硬件电路功能十分清楚。合理安排电路的数据流和控制逻辑，构思RTL级电路体系结构。掌握综合工具要求和性能。用适当的、综合工具能理解的HDL语言描述出来。目前纯行为级的综合还不成熟，RTL级综合仍是主流。在目前主流综合工具中，部分行为描述语句可以综合，如c=a*b 的乘法语句，quartus2内嵌综合工具会综合成LPM乘法宏模块。那些行为描述可以综合，决定于具体的综合工具，可参考综合工具的使用手册。,面积和速度的

3、平衡与互换原则,面积是指一个设计消耗的逻辑资源数量，对FPGA可以用触发器和组合逻辑单元来度量。速度指设计在芯片上稳定运行时能够达到的最高频率。面积和速度是一对矛盾的需求。要求一个设计同时具有设计面积最小，运行速度最高是不现实的。平衡的设计目标是：在满足设计工作速度要求的前提下，占用最小的芯片面积；或芯片面积一定的情况下，使设计的工作速度最高。对应的综合工具有相关的综合策略，如面积优先、速度优先或平衡方式。面积和速度的互换是IC设计的重要思想。如果一个设计时序余量较大，即工作速度远高于设计要求，就可以考虑采用串行方式复用部分逻辑，用速度换面积；反之工作速度不够时，可采用并行处理提高工作速度，即

4、用面积换速度。当面积和速度设计要求不能同时满足时，采用速度优先原则。,乒乓操作,串并转换,流水线概念,同步设计原则,早期的IC设计常用异步设计，如行波计数器和异步脉冲发生器等，以减少设计面积。异步设计时序控制相当繁杂而困难，且目前EDA工具多不支持异步设计，较大规模的异步设计十分费时费力。随着IC技术发展，减少器件资源已不是主要问题，设计的稳定可靠、与工艺无关，减少设计周期更为重要。因此同步设计是目前IC设计的重要原则之一。同步系统设计中的基本问题：设计必须满足同步触发器的建立、保持时间。同步系统时钟、复位的合理规划。注意同步时钟域间信号的转换。,同步系统时钟的规划,在同步数字系统设计中，设计

5、不良的时钟将导致系统错误的行为，特别是在温度、电压或制造工艺存在偏差的情况下，很容易出现问题，所以可靠的时钟规划设计是非常关键的。在数字逻辑设计时通常有以下三种时钟方式：全局时钟 门控时钟 行波时钟,全局时钟,对于一个同步数字系统设计项目来说，全局时钟是最简单和可预测的时钟。在FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动单个主时钟去控制设计项目中的每一个触发器。FPGA一般都具有专门的全局时钟引脚，在设计项目时应尽量采用全局时钟，它能够提供器件中最短的时钟到输出的延时和时钟偏移。,时钟偏移,时序电路在FPGA中实现时，若不用全局时钟，由于时钟各部分连线长短不一致，虽然多个触发器

6、共用一个时钟信号，但触发器时钟端的信号延时并不相同，信号会发生不同的畸变，构成时钟信号偏移。,不可靠门控时钟例,如图示门控时钟将不能正常工作，因RCO信号有毛刺。,不希望的毛刺,希望的时钟上升沿,不可靠的门控时钟转换为全局时钟,Q,D,PRN,CLRN,ENA,OUT,QA,QB,QC,EN,CLK,ENABLE,RCO,DATA,3,位二进制,可逆计数器,使能的时钟上升沿与原设计等效,作为使能信号毛刺无影响,行波时钟,所谓行波时钟是指一个触发器的输出用作另一个触发器的时钟输入。如果仔细设计，行波时钟可以像全局时钟一样可靠工作，但是行波时钟使得与电路有关的定时计算变得很复杂。行波时钟在行波链上

7、各触发器时钟之间产生较大的时间偏移，使系统的实际速度下降。同步数字系统设计中一般只用全局时钟和门控时钟，不用行波时钟用T触发器构成异步计数器时，常采用行波时钟，一个触发器的输出作为时钟控制下一个触发器的输入，如下图：,多时钟域系统,许多系统要求在同一设计内采用多时钟，每个时钟驱动的触发器集合称为一个时钟域。最常见的例子是两个异步微处理器之间的接口，或微处理器和异步通信通道的接口。在同步逻辑电路的系统中，如果存在两个时钟域或异步输入，对属于其它时钟域的信号，在输入CLK2域时需要和CLK2同步。同步方式与时钟频率有关。,CLK1时钟域,CLK2时钟域,异步接口,D触发器的亚稳态(metastab

8、ility)概念,当某个异步信号被送入一个同步触发器时，就可能发生亚稳态现象。如图所示，当输入D与时钟CLK1同时在亚稳态时间窗内翻转时，D触发器的输出可能出现一种不是1，也不是0的不确定中间状态，并可能维持一段时间，称亚稳态。,亚稳态时间窗,CLK1频率小于CLK2的情况,一般要求输入信号脉冲宽度至少为1个CLK2的周期以上（即CLK1慢于CLK2），同步电路和波形如下。注意，同步输出有一个CLK2周期的不确定性。,CLK1频率大于CLK2的情况,假设输入信号脉冲宽度可能会小于1个CLK2时钟周期宽度，且输入信号的速率较慢，三个CLK2时钟后才会再来，同步电路和波形如下。,多时钟域的其它情况

9、,若CLK1域的输出信号瞬时速率高于CLK2，但平均速率低于CLK2，可以用异步FIFO实现互连。若CLK1域的输出信号平均速率高于CLK2，无法互连。多时钟域电路的互连要按异步输入信号处理，同步化实现方法应具体电路具体分析，核心是减小亚稳态的影响。在许多应用中只将异步信号同步化还是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，设计人员将面临复杂的时序分析问题。同时FPGA的全局时钟资源有限，可能不够。较好的方法是将非同源时钟进行时钟域合并。这时就需要使用带使能端的D触发器，并引入一个高频时钟来实现时钟域合并。,一种时钟域合并方法,如图示，系统有两个不同源

10、时钟3 MHz、5 MHz，分两个时钟域。现引入一个20 MHz时钟，将3 MHz和5 MHz 时钟同步化。图中的D触发器及其后的非门和与门构成了时钟上升沿检测电路，输出分别为3M-EN和5M-EN。把20 MHz的时钟作为系统时钟，同时让3M-EN和5M-EN控制所有触发器的使能端。这样我们就实现了非同源时钟域的合并。,=,一种时钟域合并方法,如图示时钟时序波形，时钟使能3M_EN、5M_EN分别使能20M_CLK部分时钟，使有效的时钟信号平均等效频率分别为3M_CLK、5M_CLK。,使能的时钟信号,同步系统复位的规划,为使系统工作稳定，并便于测试，所有触发器都应设置复位端。触发器的复位信

11、号是一个异步逻辑输入端，对毛刺非常敏感。较好的全局复位方式是设置一个芯片主复位引脚RESET，并用专门模块设计复位电路，给电路中每个触发器送复位信号。与全局时钟引脚类似，几乎所有FPGA器件都有专门的全局清零引脚和全局置位引脚。在一般情况下使用芯片的全局同步或异步清零/置位信号，可以简化设计、节省面积。如果必须从器件内产生清零或置位信号，则要按照“门控时钟”的设计原则去建立这些信号，确保复位信号中不会出现毛刺。,复位电路,1、用FPGA的PLL锁定输出LOCK作为电路复位rst_n；2、设计RESET同步电路。,PLL,clk,reset,clk_pll,lock,复位同步电路,clk,res

12、et,rst_n,自顶向下系统设计原则,自顶向下的设计原则是首先定义好顶层功能，然后再用底层的具体实现去充实这些功能。它是设计复杂数字系统普遍采用的设计方法。自顶向下的设计方法是从一个写好的系统设计规范开始，通过系统设计、模块设计与仿真验证、系统功能仿真验证、系统实现与仿真验证几个阶段，逐步细化设计，直到实现系统设计规范要求。在自顶向下设计中，撰写完善的设计文档是与设计同样重要的。对于一个比较复杂的设计来说，系统和各模块之间关系较复杂，在设计文档中对整个设计进行详细的描述，才能保证设计者能够在较短时间内掌握整个设计方案，顺利完成设计工作。,自顶向下设计系统设计规范,系统概述系统目标（包括系统实

13、现的功能定义及性能指标）系统设计依据（主要的工作原理，关键算法等）关键技术系统实现其它要求（包括硬件体系结构、数据流、控制流的特殊要求，系统实现价格、面积、功耗、封装等其它要求）系统验证及测试要求,自顶向下设计系统设计,系统设计论述。包括对系统详细的分析与设计策略、系统体系结构框图、层次结构框图、各个模块的划分和功能定义、系统时钟和复位规划。芯片与封装选择，包括芯片引脚功能和时序说明，输出驱动能力、输入输出电平。系统各模块输入输出引脚功能和时序说明。系统各模块的实现策略，如是否用IP；关键算法流程或时序设计。系统验证、测试方案与可测性设计。,自顶向下设计层次化与模块划分原则,顶层设计：只包含功

14、能模块、独立时钟模块、独立复位模块和输入输出管脚定义，不含逻辑电路。模块划分应无跨层间信号互连。,顶层,模块A,模块B,模块A.U1,模块A.U2,模块B.U1,模块B.U2,自顶向下设计层次化与模块划分原则,独立模块尽量加寄存器输出，便于时序调整。相关逻辑电路划在一个模块内，使模块间互连最少。将相同优化目标的逻辑划在一个模块内，便于优化。如速度要求一样的逻辑放在一个模块中，便于对模块设置速度约束。时序要求不高的逻辑可放在一个模块。异步输入输出接口和时钟域间接口划分为单独模块，并尽量小。存储器划分为独立模块。模块规模要适当，便于验证和管理。,自顶向下设计模块设计,模块的体系结构与电路设计模块中

15、关键路径设计及说明模块的测试方法与可测性设计模块的HDL描述，功能仿真检查结果模块的综合约束条件（包括扇入、扇出，速度要求、面积要求等）模块的面积、速度和功耗估算,组合逻辑设计规则,设计无组合环：组合电路输出不能在没有通过同步延时单元的情况下反馈回同一组合逻辑。,组合逻辑设计规则,不用组合逻辑产生延时，延时总是由时序电路产生。不要用组合逻辑产生脉冲，用时序电路产生。,组合逻辑设计规则,三态门要防止多驱动竞争（总线竞争）。三态总线不要处于悬浮状态。三态逻辑只用于芯片的双向端口。FPGA内部总线使用多路选择器实现。,同步逻辑设计规则,多驱动在测试平台中常出现，但在设计中应禁止使用。例：always

16、(posedge clk)if(rst)sig=4b0;else if(condition1)sig=express1;always(posedge clk)if(condition2)sig=express2;除非特殊情况，不建议在同一模块中上、下时钟沿混用。等效减少时钟周期，不利于时序分析。,多驱动,同步逻辑设计规则,不用if-else作为完整选择，容易出错。例：always(posedge clk)if(rst)sig=4b0;if(condition1)/else if sig=express1;Case语句不要遗漏default，if语句条件要完备。Always语句应使用完整的敏感量

17、表，否则容易使仿真与综合不一致，或产生非预期的锁存器。,同步逻辑设计规则,不要混合使用同步和异步复位，综合可能出问题。always(posedge clk or posedge rst)if(rst|syn_rst)sig=4b0;else if(condition1)sig=express1;改为：always(posedge clk or posedge rst)if(rst)sig=4b0;if（syn_rst)sig=4b0;else if(condition1)sig=express1;,同步逻辑设计规则,状态机设计一定要有初始复位状态。较大状态机建议用one-hot编码方式。未用状

18、态一定要明确处理。建议使用单独的状态转移always过程块，输入组合逻辑和输出组合逻辑always过程块的设计方式。,同步逻辑设计规则,资源共享。例：always(a or b or c or d or sel)sum=sel?(a+b):(c+d);-always(a or b or c or d or sel)begin s1=sel?a:c;s2=sel?b:d;sum=s1+s2;end,冗余逻辑。例：reg sig1/*synthesis preserve*/;reg sig2/*synthesis preserve*/;always(posedge clk or posedge r

19、st)if(rst)begin sig1=1b0;sig2=1b0;end else if(condition1)begin sig1=express1;sig2=express1;end,自顶向下设计系统级仿真与实现,系统最终完成的HDL设计描述。系统仿真激励文件、测试文件及功能仿真结果分析。系统级综合约束条件（包括器件扇出配置，关 键路径约束，输入输出约束，时钟约束，速度、面积和功耗约束等）；得到综合后网表文件。系统布局布线约束条件及布局布线结果。系统静态时序分析和时序仿真结果分析。设计实现后系统电路面积、速度和功耗估算。最终产生FPGA的编程文件。验证本设计实现的系统满足系统设计规范要求

20、。,系统级常用约束,I/O驱动约束：电平值、驱动电流、集电极开路、上拉电阻I/O驱动约束：Tsu，Th,Tco,Tpd定位约束（location)：管脚定位、逻辑单元定位。全局时钟约束：多个独立时钟、关联时钟时序约束：多周期路径，伪路径切断，扇出约束：FPGA一般取12，16，24，32等，取决与速度需求。修正保持时间违例,设计实例:自动交通控制系统,系统设计规范：系统概述 设计一个具有主、支干道十字路口的交通灯自动控制芯片。系统目标当主干道与支干道均无车辆要求通行时，主干道应保持畅通，亮绿灯，支干道亮红灯。如果主干道无车，支干道有车，则允许支干道通行，主干道亮红灯，支干道亮绿灯。如果主干道和

21、支干道均有车要求通行，则两者应交替通行，并要求主干道每次通行30秒，支干道每次通行20秒，并显示剩余时间。每次绿灯变红灯时，黄灯应先亮3秒钟，并显示绿灯和黄灯剩余时间。系统设计依据：主、支干道上有车时，车辆传感器输出为高电平。系统实现要求：要求用FPGA实现该控制器。系统验证及测试要求：搭建模拟测试平台测试。,系统设计设计分析,系统设计分析 根据自动交通控制系统设计规范，可对该系统的工作过程作如下分析：一般情况下，如果主干道和支干道均无车辆要求通行，应该保证主干道绿灯亮，支干道红灯亮，剩余时间按30秒循环显示。若支干道有车辆要求通行，主干道无车辆，则应允许支干道车辆通行；在支干道有车辆通行时，

22、若主干道无车辆要求通行，则支干道始终保持畅通，剩余时间按20秒循环显示；如果此时支干道已无车辆要求通行，或主干道有车辆要求通行，并且支干道通行时间已超过20秒钟，则应立刻准备使主干道通行。若主干道、支干道均有车辆要求通行，则应先保证主干道通行30秒钟后，允许支干道通行。在允许主干道通行前，应先使支干道的黄灯亮3秒钟，主干道红灯保持3秒钟后，变成主干道绿灯亮，支干道红灯亮。在允许支干道车辆通行前，应先使主干道黄灯亮3秒钟，支干道红灯保持3秒钟后，变成主干道红灯亮，支干道绿灯亮。据此工作过程，设计系统框图如图所示。,系统设计模块划分与结构框图,系统结构框图,如图示、系统分为三个模块：TR_ctl：

23、交通灯控制。Clock_cnt：定时计数。Disp_ctl：剩余时间显示。输入输出信号：clk：系统时钟reset：1，系统复位b_req：1，支干道通行请求m_req；1，主干道通行请求d_out7:0：显示数据输出d_col1:0；动态显示LED选择mgreen：1，主干道绿灯亮myellow：1，主干道黄灯亮mred：1，主干道红灯亮bgreen：1，支干道绿灯亮byellow：1，支干道黄灯亮bred：1，支干道红灯亮,系统设计顶层设计,系统时钟和复位规划：本设计采用一个全局时钟clk和复位reset。芯片与封装选择：本设计用EP1C3T FPGA实现，144脚封装，输入输出为LVTT

24、L电平。系统顶层模块设计与各模块输入输出信号如图示。系统各模块功能说明。TR_ctl：交通灯控制模块。根据主、支干道车辆通行请求和通行规则，控制交通灯。控制定时计数模块启动，并接收定时到信号。Clock_cnt：定时计数模块。接收TR_ctl的定时启动控制，s_3s、s_20s、s_30s 分别为3秒、20秒、30秒计时初值加载和减法计数启动的控制脉冲，为1时启动相应计时。cnt_ok 是计时到指示脉冲，为1表示已减到0，计时时间到。d_time6:0为十进制计时剩余时间，其中d_time6:4 为十位数，d_time3:0为个位数。Disp_ctl：剩余时间显示控制模块，用于控制显示绿灯和黄

25、灯的剩余时间。采用2个7段LED动态显示方式。,系统设计顶层模块设计,系统设计系统测试方案,系统验证、测试方案：采用quartus2的功能和时序仿真分析，验证设计的正确性。在Mars-EP1C3-EDA实验平台上实现本设计，并测试其正确性。具体方案如下。（注：KEY1、KEY2是异步输入，需同步处理。）,系统设计实验板信号定义,查阅实验板资料，确定相关实验板引脚信号分配如下:,注：实验时，实验板上J1连（2，3），J4连接，J3断开。电源接FPGA扩展板。,模块设计 TR_ctl模块设计,TR_ctl模块的算法状态机设计：,状态S1：主干道绿灯支干道红灯,状态S2：主干道黄灯支干道红灯,状态S

26、3：主干道红灯支干道绿灯,状态S4：主干道红灯支干道黄灯,启动,s_3s=0;s_20s=0;s_30s=1;,cnt_ok=1?,b_req=1?,s_30s=0,s_3s=1,s_30s=1,s_20s=1,s_3s=1,cnt_ok=1?,cnt_ok=1?,cnt_ok=1?,b_req=1&m_req=0?,s_3s=0,s_20s=0,s_3s=0,y,y,n,n,y,n,s_20s=1,n,n,y,y,s_30s=1,y,n,模块设计 clock_cnt模块设计,clock_cnt模块设计：该模块可以分为秒脉冲产生和初值可控的十进制计数器两部分，如下图所示。,秒脉冲产生：对40M

27、时钟进行计数，计数到40,000,000时产生秒计数使能脉冲second_en。初值可控的十进制计数器：据不同的加载脉冲s_3s、s_20s、s_30s分别加载计数初值3、20、30秒。然后开始减法计数，减到0时，产生计数到脉冲cnt_ok。其中输出d_time6:4为十位数，d_time3:0为个位数。,模块设计 disp_ctl模块设计,disp_ctl模块设计：该模块可以分为LED动态显示控制、显示数据选择和LED7段显示译码三部分，如图所示。LED动态显示控制：将时钟分频到50HZ，交替使d_col1和d_col0为0。显示数据选择：选择十位或个位显示，最大到70秒。LED7段显示译码

28、：,模块设计 TR_ctl的HDL描述,module TR_ctl(clk,reset,m_req,b_req,cnt_ok,s_3s,s_20s,s_30s,mgreen,myellow,mred,bgreen,byellow,bred);/模块端口说明input clk;input reset;input m_req;input b_req;input cnt_ok;output s_3s;reg s_3s;output s_20s;reg s_20s;output s_30s;reg s_30s;output mgreen;reg mgreen;output myellow;reg my

29、ellow;output mred;reg mred;output bgreen;reg bgreen;output byellow;reg byellow;output bred;reg bred;/变量说明reg m_req_s0,b_req_s0,m_req_s,b_req_s;reg 1:0 current_state,next_state;/参数说明parameter S1=2b00,S2=2b01,/状态机编码 S3=2b10,S4=2b11;,/输入同步电路always(negedge reset or posedge clk)if(!reset)begin m_req_s0=0

30、;b_req_s0=0;m_req_s=0;b_req_s=0;endelse begin m_req_s0=m_req;b_req_s0=b_req;m_req_s=m_req_s0;b_req_s=b_req_s0;End,模块设计 TR_ctl的HDL描述续1,/状态机组合逻辑always(cnt_ok or m_req_s or b_req_s or current_state)begin case(current_state)S1:begin/主干道绿，支干道红 mgreen=0;myellow=1;mred=1;bgreen=1;byellow=1;bred=0;s_3s=0;s_

31、20s=0;s_30s=0;if(cnt_ok=1)/计时时间到 if(b_req_s=0)begin/支干道有车.s_3s=1;next_state=S2;end else begin/支干道无车.s_30s=1;next_state=S1;end else/计时未到 next_state=S1;end,S2:begin/主干道黄，支干道红 mgreen=1;myellow=0;mred=1;bgreen=1;byellow=1;bred=0;s_3s=0;s_20s=0;s_30s=0;if(cnt_ok=1)begin/计时时间到 s_20s=1;next_state=S3;end el

32、se next_state=S2;end,模块设计 TR_ctl的HDL描述续2,S3:begin/支干道绿，主干道红 mgreen=1;myellow=1;mred=0;bgreen=0;byellow=1;bred=1;s_3s=0;s_20s=0;s_30s=0;if(cnt_ok=1)/支干道有车，主干道无车 if(b_req_s=0 end,S4:begin/支干道黄，主干道红 mgreen=1;myellow=1;mred=0;bgreen=1;byellow=0;bred=1;s_3s=0;s_20s=0;s_30s=0;if(cnt_ok=1)begin s_30s=1;nex

33、t_state=S1;end else next_state=S4;end endcaseend/状态机状态转移逻辑always(negedge reset or posedge clk)if(!reset)current_state=S1;else current_state=next_state;endmodule,模块设计 clock_cnt的HDL描述,module clock_cnt(clk,reset,s_3s,s_20s,s_30s,cnt_ok,d_time);/端口说明input clk;input reset;input s_3s;input s_20s;input s_3

34、0s;output cnt_ok;output 6:0 d_time;/变量说明reg 25:0 cnt_clk;reg 2:0 cnt_10;reg 3:0 cnt_1;reg second_en;/秒脉冲发生器always(negedge reset or posedge clk)if(!reset)begin cnt_clk=26d0;second_en=0;endelse if(cnt_clk!=26d40_000_000)begin/分频26d40_000_000 cnt_clk=cnt_clk+1;second_en=0;endelse begin cnt_clk=26d0;sec

35、ond_en=1;end,/初值可控的十进制减法计数器 always(negedge reset or posedge clk)if(!reset)begin cnt_10=3d0;cnt_1=4d1;endelse if(second_en=1)begin if(s_3s)begin cnt_10=0;cnt_1=3;end else if(s_20s)begin cnt_10=2;cnt_1=0;end else if(s_30s)begin cnt_10=3;cnt_1=0;end else if(cnt_1=0)begin cnt_10=cnt_10-1;cnt_1=9;end els

36、e cnt_1=cnt_1-1;endassign cnt_ok=(cnt_10=0/计数输出endmodule,模块设计 disp_ctl的HDL描述,module disp_ctl(clk,reset,d_time,d_col,d_out);/端口说明input clk;input reset;input 6:0 d_time;output 1:0 d_col;reg 1:0 d_col;output 7:0 d_out;reg 7:0 d_out;/变量说明reg 18:0 cnt_disp;wire 3:0 LED_data;/LED动态显示控制always(negedge reset

37、 or posedge clk)if(!reset)begin cnt_disp=19d0;d_col=2b01;endelse if(cnt_disp!=19d400_000)/显示延时19d400_000 cnt_disp=cnt_disp+1;else begin cnt_disp=19d0;d_col=d_col;end/LED显示数据选择assign LED_data=(d_col=2b01)?1b0,d_time6:4:d_time3:0;,/LED显示译码逻辑 always(LED_data)begincase(LED_data)4b0000:d_out=8b0000_0011;

38、4b0001:d_out=8b1001_1111;4b0010:d_out=8b0010_0101;4b0011:d_out=8b0000_1101;4b0100:d_out=8b1001_1001;4b0101:d_out=8b0100_1001;4b0110:d_out=8b0100_0001;4b0111:d_out=8b0001_1111;4b1000:d_out=8b0000_0001;default:d_out=8b0001_1001;endcaseendendmodule,系统级仿真与实现功能仿真验证,支干道有车请求通行,主干道、支干道均有车请求通行,主干道绿灯,主干道黄灯,主干

39、道红灯,注：功能仿真时，为减少仿真时间，可以临时修改秒延时和显示延时值，而不影响仿真结果。,系统级仿真与实现实现结果报告,本讲要点,数字系统设计的基本原则：硬件原则面积与速度互访与平衡原则同步设计原则自顶向下的系统设计原则同步数字系统的时钟和复位规划：包括全局时钟、门控时钟、时钟偏移、时钟域和全局复位概念，时钟域划分与时钟域间信号的互连方法，异步输入的同步处理方法。通过设计实例，深入理解自顶向下设计方法中，系统设计规范、系统设计、模块设计和系统仿真与实现各阶段的设计内容，初步掌握规范的数字系统设计方法。,实验要求,实验：数字钟设计（6学时）实验要求：按如下系统设计规范要求设计数字钟。数字钟系统

40、设计规范：系统概述：设计一个用 LED 7段显示器显示的24小时制数字钟。系统目标：用8个LED 显示时间，如9点25分10秒显示为，092510。设置2个按键，按键SET用于工作模式选择，按键UP用于设置数值。（可选）按SET键循环设置工作模式为：正常显示时设置分设置秒设置。在设置工作模式时，被设置相应数字按1秒速率闪烁，其它数字不变。在设置工作模式时，按UP键一次，被设置相应数字增加1，加到最大值后再加返回0，如小时加到23后再加就返回0，分和秒加到59后再加返回0。系统设计依据：外部输入时钟为40MHZ。系统实现要求：要求用Mars-EP1C3-EDA实验平台。芯片与封装选择：本设计用EP1C3T FPGA实现，144脚封装，输入输出为LVTTL电平。,FPGA管脚分配,实验板,