数字电路设计ppt课件 第4讲 导线.ppt

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1、1,数字集成电路,第四讲 导线,2,简介,在集成电路发展的大部分时间里，芯片上的互连线的影响在设计中被忽略。随着工艺的发展，在深亚微米/超深亚微米，导线引起的寄生效应对电路性能的影响越来越大。速度、能耗和可靠性等仔细分析半导体工艺中互连线的作用和特性对于数字集成电路设计极为重要。,3,在集成电路中构成导线的因素,金属：铝、铜多晶硅实现源区和漏区的重掺杂n和p扩散层,4,导线的寄生参数效应,电容、电阻和电感使传播延时增加，性能下降影响能耗和功率分布都会引起额外的噪声来源，从而影响电路的可靠性在分析和设计过程中，如果考虑所有节点的所有寄生效应，不现实！,5,导线,schematics,physic

2、al,一个总线网络中每条导线把一个或多个发送器连至一组接收器。每条导线由一系列不同长度和几何尺寸的导线段构成。假设所有导线段都在同一互连层上实现，并且通过一层绝缘材料与硅衬底隔离以及相互隔离,6,芯片上互连线的影响,7,导线模型,All-inclusive model,Capacitance-only,8,分析过程中对模型进行简化,如果导线的电阻很大，或者外加信号的上升和下降时间很慢，则电感的影响可以忽略；（电流变化的微分速度）当导线很短，导线的截面积很大，或者所采用的互连材料电阻率很低时，则可以采用只含电容的模型。当相邻导线间的间距很大，或者当导线只在一段很短的距离上靠近在一起的时候，导线间

3、的电容可以被忽略，并且所有的寄生电容都可以模拟成接地电容。,9,4.3.1互连参数,电容,10,Capacitance of Wire Interconnect,11,电容:平板模型,12,介电常数,真空,气凝胶,聚酰亚胺（有机物）,二氧化硅,玻璃环氧树脂,氮化硅,氧化铝,硅,13,平板电容模型过于简单,为了在减小工艺尺寸的同时使导线的电阻最小，希望能保持导线的截面（W X H）尽可能地大。反之，较小地W值可得到较密集地布线。W/H的值在稳步下降，在先进的工艺中已经降到了1以下。平行板电容模型变得很不精确，导线侧面与衬底之间的电容（边缘电容）不能被忽略，而成为总电容的一部分。,14,边缘电容（

4、Fringing Capacitance）,边缘电容的计算：等效为圆柱形电容器的电容,15,Fringing versus Parallel Plate,当W/H小于1.5时，边缘电容变成了主要部分。对于较小的线宽，边缘电容可以使总电容增加10倍以上,一个有趣的现象：当线宽小于绝缘层的厚度时，总电容会趋于1pF/cm，不再与线宽有关,16,线间电容,每条导线并不只是与接地的衬底耦合，而且也与处在同一层以及相邻层上的临近导线耦合。,17,互连电容与设计规则之间的关系,假设绝缘层和导线的厚度保持不变，而其它尺寸按比例改变。当W变成小于1.75H时，导线间的电容开始占据主导地位。,18,Wiring

5、 Capacitances(0.25 mm CMOS),单位：aF（阿法）1F1018aF,19,同层导线间的电容,这些数据同时包括平板电容和边缘电容。电容值与工艺密切相关（表中给出的是典型值）。在相邻一层放置的接地平面将终止大部分的边缘电场并有效的减小导线间的电容。多晶硅由于厚度较小而使线间电容减小。较厚的Al5导线具有最大的线间电容，把它用于对干扰不敏感的全局信号，比如电源线。,20,例1.金属导线的电容,考虑一条布在第一层金属铝上的一条长10cm、宽1m的连线，（1）计算其平板电容和边缘电容；（2）假设第二条导线布在第一条旁边，并且之间只相隔最小距离，计算它们之间的耦合电容。解：（1）平

6、板电容：(0.1 X 106 m2)X 30aF/m2=3pF 边缘电容：2 X(0.1 X 106 m)X 40aF/m=8pF（两个侧面）总电容：11pF（2）耦合电容：Cinter=(0.1 X 106 m)X 95aF/m=9.5pF耦合电容几乎和对地电容一样大！,21,4.3.2 INTERCONNECT,电阻,22,Wire Resistance,23,常用导体的电阻率,铝最常用，但电阻率较大。随着对性能的要求越来越高，最先进的工艺越来越多地选择铜作为导体。,24,Sheet Resistance,结论：对于长互连导线，金属铝是优先考虑的材料。多晶硅应当只用于局部互连。尽管扩散层（

7、n，P）的方块电阻与多晶硅相当，但是由于它们具有较大的电容（导致较大的RC延时），所以应当避免采用扩散层做导线。,25,Dealing with Resistance,Selective Technology Scaling（仔细挑选工艺的缩放比例）Use Better Interconnect Materialsreduce average wire-lengthe.g.copper,silicidesMore Interconnect Layersreduce average wire-length,26,Polycide Gate MOSFET,低电阻率，例如WSi2的电阻率为130/c

8、m,大约为多晶硅的1/8,具有良好的附着力和覆盖性,27,接触电阻,布线层之间的转接给导线带来的额外的电阻。优先考虑布线策略时，尽可能地使信号线保持在一层上并避免过多地接触或通孔。使接触孔较大可以降低接触电阻，但电流往往集中在一个较大的接触孔地周边，这一效应称为电流聚集，它在实际中将限制接触孔的最大尺寸。,28,例.金属线的电阻,求长为10cm，宽为1m，并且在第一层铝上布线的导线的电阻。解：假设铝的薄层电阻为0.075/,则：R 0.075/X（0.1 X 106 m）/(1 m)=7.5k 如果采用薄层电阻为175/的多晶硅来实现该导线，则总电阻增加到17.5M，不可接受！,29,Mode

9、rn Interconnect,30,趋肤效应,传统上，导线的电阻看成是线性的和不变的；在非常高的频率下，导线电阻与频率有关；高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度呈指数下降；,31,趋肤深度,定义为电流下降为它的额定值的e1时所处的深度：,其中：f是信号的频率；为周围电介质的介电常数（一般情况下等于真空的介电常数，即4 X 107 H/m）,铝在1GHz时的趋肤深度为2.6 m.,32,高频下每单位电阻的表达式,高频时，电阻的增加可以引起在导线上传送信号有额外的衰减，并因此产生失真。,33,趋肤效应的发生,求出趋肤深度等于导体最大尺寸（W或H）一半时的频率fs。当频率

10、低于fs时，整个导线截面都导通电流，导线电阻等于低频时的电阻（常数）。,34,例题：趋肤效应和铝导线,一条布置在介电常数为4 X 10-7H/m的SiO2绝缘层上铝导线，其电阻率为2.7 X 10-8-m,由公式4.8可以求出，在1GHz时导线的最大尺寸至少为?才会导致这一效应比较明显。,35,不同宽度导体的趋肤效应,在1GHz时，宽度为20 m的导线电阻增加30，而宽度为1 m的导线电阻只增加2。,36,趋肤效应的总结,趋肤效应是较宽导线才有的问题。由于时钟线往往传送一个芯片上最高频率的信号，并且它也相当宽以限制电阻，因此趋肤效应首先影响到这些线。采用像铜这样的良导体会使趋肤效应在较低频率时

11、就发生。（因为良导体的电阻率低，公式4.8),37,4.3.3 INTERCONNECT,电感,38,电感简介,在低速设计中，电感不予以考虑高速设计中，长导线之间的电磁感应会相互影响，即在导线间发生串扰（crosstalk）,39,电感的计算方法,定义：也可以直接从一根导线的几何尺寸和它周围的介质来计算。一条导线（每单位长度）的电容c和电感l之间的关系：,：周围电介质的介电常数：周围电介质的导磁率,40,例4.4 半导体导线的电感,将一条0.25 m CMOS工艺实现的Al1导线布置在场氧上，由表4.2可以计算出该导线每单位长度的电容：,电感为：,导线宽度分别为0.4 m、1 m 和10 m

12、时：,W=0.4 m,c=92aF/m,l=0.47pH/m W=1 m,c=110aF/m,l=0.39pH/m W=10 m,c=380aF/m,l=0.11pH/m,41,4.4 导线模型,42,4.4.1 理想导线,导线是没有任何附加参数和寄生元件的简单连线，对电路的电气特性没有任何影响。虽然简单，但有价值，在设计过程的早期希望集中研究被连接的晶体管的性质和特点时往往使用理想导线模型。研究较小的电路元件时，导线往往非常短，所以其寄生参数可以忽略不计。,43,4.4.2 集总电容模型（Lumped Model）,一条导线的电路寄生参数沿长度分布，不能集总于一点；当只有一个寄生元件占支配地

13、位时，并且这些寄生元件之间的相互作用很小时，或者只考虑电路特性的一个方面时，把各个不同的部分集总成单个电路元件常常很有用。,44,The Lumped Model,只要导线的电阻很小，并且开关频率较低，就可以合理地只考虑电容效应，并把分布的电容集总为单个电容。,该模型中，导线仍表现为一个等势区，导线本身不引入任何延时。对性能的唯一影响是由电容对于驱动门的负载效应引起。,45,例4.5 求导线的传输延迟和上升延迟,假设电源内阻为10K的一个驱动器，用来驱动一条10cm长、1 m 宽的铝导线，求导线的传输延迟和上升延迟。,边缘电容：,解：平板电容：,总电容：11pF,电路过渡响应函数：,到达50的

14、时间：,1090的时间：,太慢！降低驱动器的电源内阻,46,集总电容模型的应用,应用最为普遍，在分析电阻和电感效应时也很有效。电源线的电阻和电感都可以看成寄生噪声源，它们会引起电源线上的压降或振荡。,47,4.4.3 集总RC模型,集总电容模型只考虑了电容。当导线较长时（超过几个毫米），具有明显的电阻。在集总电容模型中的等势假设不再合适，必须采用电阻电容模型。把每段导线的电阻集总成一个电阻R，把总的电容合成一个电容C，这个简单的模型称为集总RC模型。,48,Elmore延时,例4.5分析了单电阻单电容电路，其特性完全可以用微分方程来描述，瞬态响应用单个时间常数的指数函数模拟。推导一个具有较多数

15、目电容和电阻的电路的正确瞬态响应变得非常复杂，以至于没有求解的可能。如果不能进行全面的SPICE仿真，可以采用Elmore延时公式来解决。,49,The Lumped RC-Model The Elmore Delay,RC树的性质：1、电路只有一个输入节点。2、所有的电容都在某个节点 和地之间。3、该电路不包含任何电阻回路。,该拓扑的意义：在源节点和任何节点i之间存在一条唯一的电阻路径，沿这条路径的总电阻称为路径电阻Rii。,根节点s至节点k和节点i两条路径的共享电阻：,节点i处的Elmore延时,s,50,求节点i处的Elmore延时,51,The Ellmore DelayRC Chai

16、n,52,Wire Model,Assume:Wire modeled by N equal-length segments,For large values of N:,结论：1、一条导线的延时是它长度的二次函数。即导线长度加倍 将使延时加大到4倍！2、分布rc线的延时是按集总RC模型预测的延时的一半。说明集总模型的延时估计比较保守和悲观。,53,4.4.4 分布rc线,节点i处电压方程：,54,扩散方程,分布rc线的确切特性可以通过减小L，使它渐进于0来得到：,其中，V是一个特定点的电压，x是该点和信号源之间的距离.,该方程不存在收敛解，但可以推导出近似表达式：,tRC,tRC,55,模拟

17、得到的RC导线的阶跃响应与时间以及位置的关系,结论：长导线会引起相当长的延时。驱动这些rc线，并使延时和信号波形变差减到最小程度，这是现代数字集成电路设计中最错综复杂的问题之一。,56,RC-Models中的一些重要参考点,57,例4.8铝线的RC延时（10cm长，1 m 宽）,已知：c=110aF/m,r0.075/m 传播延时：tp=0.38RC=0.38(0.075/m)(110 aF/m)(105 m)2=31.4ns同理，可以计算出同一导线使用多晶硅和Al5(第五层金属）实现时的传播延时分别为112ns和4.2ns。结论：互连材料和层次的选择对导线的延时有极大的影响。,58,经验规则

18、临界长度,rc延时只是在tpRC近似或超过驱动门的tpgate时才予以考虑临界长度：rc延时只是在导线输入信号的上升（下降）时间小于导线的上升（下降）时间时才予以考虑 trise RC,59,Driving an RC-line,(RWCW)/2 RSCW时，即L 2RS/r时，导线电阻引起的延时成为主要延时。假设一个电源内阻为1K的驱动器驱动一条1m 宽的铝导线（r0.075/m),则临界长度为2.67cm。,60,铜互连技术,目前的Intel Core2以及AMD K8处理器都采用金属铜导线互连技术。Intel 45纳米制作工艺在原先的65纳米基础上更进一步，采用了10层铜互连技术。经过近

19、几年的发展，铜工艺已经日臻成熟，进入量产阶段。但是更多的铜线互连层也会导致互连电路部分的信号延迟，此时Intel选择低介电常数的low k材料作为介电材料。单纯采用铜来代替铝作为互联材料可以降低信号延迟大约40%，而新型low k材料工艺能够在此基础上进一步使信号延迟降低20左右，只不过这与控制晶体管漏电又是一对矛盾。,61,展望,随着密度的增加，信号延迟问题变得越来越难以解决，而且即便是最新型的low k材料也难以满足未来的需求。目前，多家厂商已开始开发光互连技术。光互连是一种利用各种光传输介质把计算机系统内各部件或各子系统连接起来并通过光来高速传递信息的技术，可以看作是光学与物理学以及IC制造的交叉性新领域。事实上，光互连并不像生物芯片或是其它技术那样遥远，若干后将会成为主流发展趋势。,