电路仿真与PCB设计机考分析报告.docx

《电路仿真与PCB设计机考分析报告.docx》由会员分享，可在线阅读，更多相关《电路仿真与PCB设计机考分析报告.docx（6页珍藏版）》请在三一办公上搜索。

1、第一大题：1、 放大电路的静态工作点随着温度的变化会产生漂移，会使静态工作点不稳定。试题是用PSpice来分析温度对集电极电流的影响。采用直流扫描分析在温度为-30度50度之间，IC(Q1)的变化情况。直流扫描分析设置如下图：运行“PSpice/Run”菜单命令，在出现的Probe窗口中执行“Trace/Add Trace”菜单命令，在弹出的Add Traces对话框中选择IC(Q1)，单击“OK”按钮，得到的仿真输出结果如下图所示： 综合分析结果，静态工作点电流IC（Q1）随温度的升高而升高，但是在-30度50度之间只升高了1.227mA，电路可以看作基本稳定的。稳定的原因是由于Rf的负反馈

2、作用，温度升高使IC（Q1）增大，而IC(Q1)由于是Is提供的，Is是稳定的电流源，所以Ib由于IC(Q1)的增大而减小，Ib的减小又导致IC(Q1)的减小。2、 通过改变反馈电阻Rf的阻值，分析IC(Q1)在温度-30度50度范围时的变化情况。把Rf设置为全程变量，让Rf从5k变化到50k，变化间隔为5k。设置方法为：把Rf值改为Rf,再从元件库中取出PARAM元件放在电路图的空白处。选中PARAMETERS符号，双击，在弹出的对话框中单击“New”按钮，在弹出的“Add New Property”对话框中输入Rf，如下图所示： 并输入其基准值10k，然后点击“Display”按钮将Rf显

3、示属性设置为Name and value,即完成了Rf的设置。 直流扫描的设置如上小题一致，加入了全程变量Rf后要进行Parametric Sweep的设置，如下图所示： 用“File/Save”菜单命令存档后，运行“PSpice/Run”菜单命令，在出现的对话框中单击“All”按钮，点击“OK”按钮，即表示这10条曲线都将显示在Probe界面下。得到输出结果如下图所示： 图中从上至下依次为Rf为5k、10k、15k、20k、25k、30k、35k、40k、45k、50k时，IC(Q1)在温度范围为-30度50度内的变化情况。 Rf5k10k15k20k25k30k35k40k45k50kIC

4、(Q1)Min/mA20.36918.91517.69916.62615.69514.87214.13713.47512.87512.328IC(Q1)Max/mA21.20820.14219.22718.38517.62216.91816.28315.69915.15814.656Max-Min/mA0.8391.2271.5281.7591.9272.0462.1462.2242.2832.328 分析仿真结果，整理如下表所示： 可以看出随着反馈电阻Rf的增大，IC(Q1)在温度变化范围为-30度50度之间时的改变量越来越大，即电路的不稳定性增大了。由此猜测Rf过大，其负反馈性能就差了，所

5、以考虑到电路在温度变化时的工作稳定性，Rf不宜过大。第二大题： 画图过程中遇到的第一个问题就是在现存的库中找不到U1和U2,后来才发现必须是自己创建新元件，即下图中的LT1468是创建的新元件，其封装引脚为DIP8。 还有就是元件的引脚与元件连接的问题，像图中就没完全连接上，事后才注意到的，而在设计时却容易被忽略掉。在设计新元件U1和U2时，忘记在“Properties”对话框中输入引脚名称和引脚编号也是经常发生。 经过设计规则检查后，生成网络表文件。然后再新建PCB文件，在PCB文件中加载网络表时发现有“Footprint not found in Library”的问题，必须回到Libra

6、ry/PCB/Generic Footprint中加载常用的元件库，比如说Advpcb.ddb、DC to DC.ddb、General IC.ddb，即： 原理图中的元件封装如下表所示：ObjectKind Path Description DesignatorFootPrintPart Sheet1.SchPotentiometer R5 VR4Part Sheet1.Sch* R2 AXIAL0.4Part Sheet1.Sch* R4 AXIAL0.4Part Sheet1.Sch* R3 AXIAL0.4Part Sheet1.Sch* R1 AXIAL0.4Part Sheet1.Sch* R23 AXIAL0.4Part Sheet1.Sch* R14 AXIAL0.4Part Sheet1.SchCapacitor C16 RAD0.3Part Sheet1.SchCapacitor C1 RAD0.3Part Sheet1.SchCapacitor C2 RAD0.3Part Sheet1.Sch* U1 DIP8Part Sheet1.Sch* U2 DIP8 当加载网络表没错误后通过自动布局和手动布线，以及修整，就能得到PCB的输出文件，如下图：