数字电路复习+练习题课件.ppt

《数字电路复习+练习题课件.ppt》由会员分享，可在线阅读，更多相关《数字电路复习+练习题课件.ppt（99页珍藏版）》请在三一办公上搜索。

1、,数字电路部分,1、两个基础,2、两类器件：,3、两条主干：,4、两种转换,数制与编码,逻辑代数及其化简,门电路,触发器,组合逻辑电路,时序逻辑电路,D/A转换器,A/D转换器,包含ROM、PLA,1,数字电路部分1、两个基础2、两类器件：3、两条主干：4、两种,（？）2（？）16（？）8421BCD=(?)余三码,（？）2（？）8（？）16,数制与编码要求掌握内容：,多种进制间相互转换,基数为2K进位制之间的转换,几种常用编码,8421BCD,5421BCD,2421BCD,余三码,格雷码,奇偶校验码,2,（？）2（？）16（？）8421BCD=(?)余三码（？,逻辑代数及其化简要求掌握内容

2、：,基本公式,三个规则,任何一个含变量A的等式中，将出现A的地方都代之一个函数F,等式仍然成立。,函数F中，所有都变,得出/F是F的反函数。,函数F中，变量不变，其余都变，得出F是F的对偶式。,要求掌握四变量以下函数图解化简法。,理解记忆最大项、最小项的性质。,一、代数化简法,二、图解化简法,对偶规则：,反演规则：,代入规则,重点掌握分配率、包含率等。,3,逻辑代数及其化简要求掌握内容：基本公式三个规则任何一个含变量,图解化简法的几种化简方法：,一般化简法：,特殊化简法：,包含无关最小项的逻辑函数化简法：,输入只有原变量没有反变量逻辑函数化简法：,多输出函数的化简：,4,图解化简法的几种化简方

3、法：一般化简法：特殊化简法：包含无关最,例1：,要求化简为最简与或式、或与式。,1 1,1 11 1,1,1,一般化简法：,将函数化简为最简与或式、最简或与式。,最简或与式：填1格圈0格，得出/F的与或式。两边求反，得出最简或与式。,最简与或式：填1格圈1格，得出F的与或式。,5,例1：要求化简为最简与或式、或与式。 1,例题3：使用图解法将函数F化简为最简与或式。,解：本例给出的逻辑函数是非完全描述函数。其约束条件AB+AC=0要求AB、AC不能同时为1。,AB+AC=0表示m10m15六个最小项恒为0，是无关最小项，记做X,但决不能记为0。,包含无关最小项的逻辑函数化简法：,6,例题3：使

4、用图解法将函数F化简为最简与或式。解：本例给出的逻,例题4：,要求输入只有原变量没有反变量并用与非门实现。,输入只有原变量没有反变量逻辑函数化简法：,7,例题4：要求输入只有原变量没有反变量并用与非门实现。输入只有,输入只有原变量没有反变量逻辑函数化简法：,扩大禁止应用范围,最后画出用与非门实现的逻辑电路图。,8,输入只有原变量没有反变量逻辑函数化简法：扩大禁止应用范围最后,第二章 逻辑门电路,门电路：是数字电路的基本逻辑单元,什么是门电路？,用以实现基本逻辑运算和复合逻辑运算的电子电路统称为门电路。,常用的门电路有：与门、或门、非门、与非门、或非门、与或非门、异或门等几种。,门电路分为；,分

5、立元件逻辑门电路,集成逻辑门电路,TTL逻辑门电路,MOS逻辑门电路,ECL逻辑门电路,I2L逻辑门电路,9,第二章 逻辑门电路门电路：是数字电路的基本逻辑单元什么是门,全悬空相当于输入接高电平“1”。,防干扰，将空脚通过电阻接电源,将空脚和其它输入脚接在一起,多余输入端的处理,10,全悬空相当于输入接高电平“1”。防干扰，将空脚通过电阻接电源,根据已知电路写出逻辑表达式。,RI R O ff,RI R o n,RI R O ff,RI R o n,或非门输入端有一个“1”，或非门封锁。,与非门输入端有一个“0”，与非门封锁。,或非门输入端有一个“0”，或非门开放。,与非门输入端有一个“1”，

6、与非门开放。,11,根据已知电路写出逻辑表达式。RI R O ffRI R,F1,F2,VOH,VOL,TTL与非门采用推拉输出级。两管轮流导通，而且不论处于开态，还是关态，都呈现低阻抗。,例如：两个TTL与非门输出端并联，其中 F1 = VOH , F2 = VOL。F1电路T4管截止，处于关态，输出阻抗为100。F2电路，T4管饱和，处于开态，输出阻抗为1020 。此时有很大负载电流通过两个门电路输出端。,负载电流经 VCCR4T3D4T4地。这个电流有 3 40 m A , 结果会使T3,T4三极管损坏。因此输出端不能并联。,在接口电路中，经常要用到输出端可以并联的逻辑电路实现线与逻辑。

7、那么如何实现门电路输出并联？OC门可以实现输出端并联。,TTL门电路输出端不能并联,12,F1F2VOHVOL TTL与非门采用推拉输出级,OC门是在TTL与非门的基础上去掉 R4,T3,D4 把T4管集电极开路 。使用时外接电源及上拉电阻。,只要R和电源V选择合适，就能保证对输出高、低电平的要求。同时使T4管的负载电流又不过大。,OC门逻辑符号。,OC门输出端可以并联，实现线与功能。,OC门,R2,R3,T1,A,B,VCC,T2,T4,13,OC门是在TTL与非门的基础上去掉 R4,T3,TTL门输出有两种状态：,逻辑0,逻辑1,这两种状态都是低阻输出。,三态门输出有三种状态：,逻辑0,逻

8、辑1,高阻状态,相当于输出悬空,三态门结构：,三态门是在普通门的基础上增加控制电路和控制端组成。,当EN=0时：,P=0,T1深饱和，T2、T4止,D导通。,即：当EN=0时，T3、D4、T2、T4均截止，输出悬空呈高阻状态。,当EN=1时：,P=1,D截止,电路正常实现与非逻辑功能。,3、三态TTL门,14,T1T2T3T4D4VCC(5V)F11ABENDPTTL门,三态逻辑门,15,三态逻辑门15,第四节 MOS逻辑门,导通条件：,双向开关：（模拟开关）,16,第四节 MOS逻辑门导通条件：双向开关：（模拟开关）16,F1 =,B (C=1),AB (C=0),F =,/A (C=0),

9、高阻态 （C=1),写出下列电路逻辑表达式：,17,F1 =B (C=1)AB (C=0)F =/A,例题1,6. 改正图示电路中的错误。,&,&,200,5K,1,1,VCC,VCC,5K,200,18,例题16. 改正图示电路中的错误。&2005K,写出图示电路逻辑表达式：,19,写出图示电路逻辑表达式：19,改错，并写出逻辑表达式,20,改错，并写出逻辑表达式20,写出如图示各电路输出逻辑函数表达式。设电路中各元件的参数满足使晶体管处于饱和及截止的条件。,当B0时，电路为一级反相器，,当B1时，无论A为0或1，晶体管都截止，输出,两个晶体管并联，只要A或B有一个为高电平，就有一个晶体管导

10、通，输出为低电平，因此，F,练习题：,21,写出如图示各电路输出逻辑函数表达式。设电路中各元件的,两个晶体管串联，只有A和B都为高电平时，两晶体管都导通，输出才为低电平因此，F,用真值表法分析。,0110,导通截止截止导通,截止导通截止导通,截止截止导通导通,截止导通截止截止,截止截止导通截止,0 00 11 01 1,由真值表可知，F,练习题：,22,两个晶体管串联，只有A和B都为高电用真值表法分析。0导通截止,试写出图示电路中输出逻辑函数表达式。,图中T1和T2、T3和T4、T5和T6组成CMOS反相器，输入信号分别为A、B、C，,三个反相器的输出又分别送入T8、T10、T12的栅极；,T

11、8、T10、T12构成串连驱动方式，,与PMOS管T7、T9、T11一起组成与非逻辑；,T13和T14组成CMOS反相器,所以，电路的输出F,练习题：,23,试写出图示电路中输出逻辑函数表达式。 图中T1和T2、T3和,用真值表法分析,F,练习题：,N:0止1导通,24,用真值表法分析 A BT1T2T3T4T5F0 0导,练习题：,图中各电路均为TTL门，各电路在实现给定的逻辑关系时是否有错误，若有试指出并加以改正。,错。集电极开路门应用中必须在电源与其输出端之间加一外接电阻。,正确的电路,25,练习题： 图中各电路均为TTL门，各电路在实现给定的逻,练习题：,错 尽管晶体管有基极偏置电阻，

12、但在门电路与晶体管之间没有限流电阻。电路应改为:,26,练习题：错 尽管晶体管有基极偏置电阻，但在门电路与晶体管之,练习题：,错。集电极开路门可以线与工作，但必须在电源与其输出端之间加一外接电阻，,错。由于TTL门电路采用推拉式输出方式，因此不能线与工作，应采用如图所示电路。,27,练习题：错。集电极开路门可以线与工作，但必须在电源与其输出端,练习题：,错。三态门可以线与工作，但按输出逻辑函数，三态门的使能端应接高电平1。,错。按照图示电路，不能实现与非逻辑，应将图中三态门使能端设置为高电平，异或门接高电平一端改接低电平0。,28,练习题：错。三态门可以线与工作，但按输出逻辑函数，三态门的使,

13、练习题：,错。TTL或非门多余不用的输入端可以接低电平或与其他输入连接，不能接高电平或悬空，,错。异或门只有两个输入端，三个变量的异或运算，需两个异或门才能实现。,29,练习题：错。TTL或非门多余不用的输入端可以接低电平或与其他,输出高电平：VOH=3.6V,1、输出电平:,输出低电平：VOL=0.3V,由于器件制造的非一致性，输出的高、低电平略有不同，因此，规定输出额定逻辑电平为：,电压传输特性曲线上反映出与非门几个主要参数。,即当输入为低电平时（VI0.6V)电路的输出电平,即当输入为高电平时（VI1.4V)电路的输出电平,逻辑高电平为：3V,逻辑低电平为：0.35V,30,输出高电平：

14、VOH=3.6V1、输出电平:输出低电平：VOL,VI/ V,VO/ V,3,2,1,0,VOFF,Vth,VON,VIH,a,b,c,d,e,2、开门电平Von、关门电平 V off 、阈值电平V t h :,在保证输出为额定低电平（0.35V)条件下，即输入高电平的下限值。称为开门电平Von。一般 V on 1.8V。,关门电平 V off :,阈值电平V t h :,转折区中点所对应的输入电压。 V t h 1.4V,是作为T3D4、T2T4导通和截止的分界线。,在保证输出为额定高电平（3V)的90%（2.7V)条件下，允许输入低电平的上限值。称为关门电平Voff 。一般 V off 0

15、.8V。,即当VI1.4V输出为VOL.,开门电平 V on :,即：输入电压1.8V,保证其输出为额定低电平,即：输入电压0.8V,保证其输出为额定高电平,31,VI/ VVO/ V3210VOFFVthVONVIHabc,练习题：,试写出图所示电路中各输出逻辑函数表达式。图中门电路除非注明均为TTL门电路。,由于,V Von，因此，F,由于COMS门电路的栅极为绝缘栅，栅极电流为0。若在输入端接一电阻到地，则相当于栅极接地。所以，F1。,32,练习题： 试写出图所示电路中各输出逻辑函数表达式。,练习题：,。,TTL集电极开路门输出线与，CMOS或非门的一个输入端通过10k电阻接地，相当于该

16、输入端输入低电平0,F,33,练习题：。TTL集电极开路门输出线与，CMOS或非门的一个输,练习题：,当A0时，TG截止，FB； A1时，TG开启，F,所以，F,34,练习题：当A0时，TG截止，FB； 所以，F ABF0,F1 =,B (C=1),AB (C=0),F =,/A (C=0),高阻态 （C=1),写出下列电路逻辑表达式：,35,F1 =B (C=1)AB (C=0)F =/A,组合逻辑电路的特点：,电路在任何时刻产生的稳定输出信号，仅取决于该时刻的输入信号，而与输入信号作用前电路原来的状态无关。,本章重点：,掌握常用的组合逻辑电路的逻辑功能、电路结构及其应用。,掌握组合逻辑电路

17、的分析与设计方法。,组合逻辑电路,本章的内容：,组合逻辑电路的分析与设计,常用组合逻辑电路,组合逻辑电路的竞争和冒险,36,组合逻辑电路的特点： 电路在任何时刻产生的稳定输,1、组合逻辑的分析,由逻辑图写出对应输入逻辑变量的逻辑函数表达式,由逻辑表达式列出真值表,从逻辑表达式或真值表写出给定组合电路的逻辑功能,2、组合逻辑的设计,将文字描述的逻辑命题变换为真值表,由真值表写出逻辑表达式并进行化简，根据题意要求选定门电路,最后画出逻辑电路图,37,1、组合逻辑的分析由逻辑图写出对应输入逻辑变量的逻辑函数表,常用组合逻辑电路,一、半加器与全加器,二、编码器,三、译码器,四、数据选择器,五、数值比较

18、器,六、奇偶校验/产生器,38,常用组合逻辑电路一、半加器与全加器二、编码器三、译码器四、数,一、半加器与全加器,重点掌握74283集成超前进位全加器, 加法电路, 减法法电路, 码制变换电路,39,一、半加器与全加器重点掌握74283集成超前进位全加器,例1 写出图示电路的逻辑函数表达式，其中以S3、S2、S1、S0作为控制信号，A、B作为数据输入，列表说明输出Y在S3S0作用下与A、B的关系。,解 由图写出输出逻辑函数Y的表达式为：,图中S3、S2、S1、S0作为控制信号，用以选通待传送数据A、B，两类信号作用不同，分析中应区别开来，否则得不出正确结果。由于S3、S2、S1、S0共有16种

19、取值组合，因此输出Y与A、B之间应有16种函数关系。,40,例1 写出图示电路的逻辑函数表达式，其中以S3,41,S3S2S1S0Y逻辑功能S3S2S1S0Y逻辑功能0 0,习题五,7.设计一位二进制数全减电路,解：首先列出全减器真值表,S,CO,用与非门和异或门实现,要求用2-4译码器及与门实现,最后画出用与非门和异或门实现的全减器逻辑电路图。,42,习题五7.设计一位二进制数全减电路解：首先列出全减器真值表A,43,1&1&=1=143,最后画出用2-4译码器实现的一位二进制全减器。,用2-4译码器及与门实现,44,ABCISCO00000001110101101101100,45,012

20、3BIN/OCT(1)12EN0123BIN/OCT(,（1)8421BCD码转换为余三码,（2)将余三码转换为8421BCD码,8421BCD吗余三码0011（0011)补1100+1=1101,14.用并行4位全加器实现下列代码转换,46,（1)8421BCD码转换为余三码（2)将余三码转换为842,（1)8421BCD转换为余三码,15.用双4选1数据选择器实现代码转换,47,（1)8421BCD转换为余三码输入8421BCD码B3B2,同理可以得出A2片输入为：,A1片输入为：,A0片输入为：,48,同理可以得出A2片输入为：A1片输入为：A0片输入为：XX1,A3片输入：,A2片输入

21、：,A1片输入：,A0片输入：,用四片4选1数据选择器实现,49,A3片输入：A2片输入：A1片输入：A0片输入：用四片4选1,么么么么方面,Sds绝对是假的,么么么么方面Sds绝对是假的,用双4选1数据选择器实现,A3片输入：,A2片输入：,A1片输入：,A0片输入：,51,用双4选1数据选择器实现A3片输入：A2片输入：A1片输入：,20 选1可用5片4选1和1片3-8译码器组成。,32 选1可用8片4选1和1片3-8译码器组成。,19.用4选1数据选择器和3-8译码器组成20选1数据选择器和32 选1数据选择器。,52,20 选1可用5片4选1和1片3-8译码器组成。32 选1可,用5片

22、4选1和1片3-8译码器组成的20 选1 数据选择器。,53,&1用5片4选1和1片3-8译码器组成的20 选1 数据选,16选1需要4位地址码A3,A2,A1,A0。,高2位地址A3,A2产生双4选1的选通信号。,低2位地址A1,A0作为双4选1的地址码。,24.试用两片双4选1数据选择器接成一个16选1数据选择器，连接时允许附加必要的门电路。,54,16选1需要4位地址码A3,A2,A1,A0。高2位地址A3,用两片双4选1数据选择器组成的16选1数据选择器,55,A0A101EN20123EN10123MUXY1Y2012,图示电路为四位超前进位全加器的应用电路，输入为A3A2A1A0，

23、输出为B4B3B2B1B0，试分析电路，列真值表，说明电路实现的逻辑功能。,解 设与或非门的输出逻辑函数为Y，由图可知Y的逻辑函数表达式为：,因此，送入全加器参与加法运算的两个数分别是0A3A2A1和由与或非门决定的00YY。由此列电路真值表如表所示,56,图示电路为四位超前进位全加器的应用电路，输入为A3A,由真值表可知，电路完成将四位二进制码转换为8421BCD码的功能。,57,由真值表可知，电路完成将四位二进制码转换为8421B,练习题：,1、已知F(ABCD)=(0,2,8,10,11,14,15),要求在输入只有原变量的条件下，用最少或非门实现，并画出逻辑电路图。,2、设计一位全加器

24、。要求用2-4译码器及与非门实现，并画出逻辑电路图。,3、分析电路：,写出电路的输出函数F1,F2的逻辑表达式，结果用最小项之和的形式m来表示。,若要用74138实现四变量函数Y(ABCD)= m(0,5,8,15),芯片如何连接，画出其电路图。,58,练习题：1、已知F(ABCD)=(0,2,8,10,11,&,BIN/OCT,&,EN,7,6,5,4,3,2,1,0,4,2,1,&,2,F,F,1,A,B,C,1,BIN/OCT,&,EN,7,6,5,4,3,2,1,0,4,2,1,ST,A,D,1,2,59,&BIN/OCT&EN76543210421&2FF1ABC,例2 试用8选1和

25、4选1数据选择器分别实现四变量逻辑函数,解 8选1数据选择器有三个地址端，4选1数据选择器有两个地址端，地址端的个数均小于逻辑函数F的变量个数，可采用扩展法和降维图法完成逻辑函数的设计。,F的最小项表达式为：,方法1 扩展法：将8选1和4选1数据选择器分别扩展成16选1数据选择器，再按上n地止n变量方法分别完成设计。,60,例2 试用8选1和4选1数据选择器分别实现四变量逻辑函数,用两片8选1数据选择器扩展成16选1数据选择器，选取输入变量中的最高位作为两片8选1数据选择器的片选信号，其他三位作为两片8选1数据选择器的共同的地址信号。通常以输入变量的高位A作为片选信号，B、C、D作为地址信号。

26、,4,3,6,7,9,1215,A,B,C,1,D,61,用两片8选1数据选择器扩展成16选1数据选择,将4选1数据选择器扩展成16选1数据选择器，选输入变量低两位C、D作为片1 - 4的地址信号，高两位A、B作为片5的地址信号。当输入信号AB00时，片5输出F为片1输出Y的信号；AB01时，片5输出F为片2输出Y的信号；AB10时，片5输出F为片3输出Y的信号；AB11时，片5输出F为片4输出Y的信号。各片输出Y又通过C、D变量来选择。,62,将4选1数据选择器扩展成16选1数据选择器,3,4 67,9,1215,D,C,B,A,F,1,还可以用2-4译码器做片选信号,63,34 67912

27、150123ENY01MUX(1)01,方法2 降维图法。,8选1数据选择器数据输入端为：,，,，,4选1数据选择器数据输入端为：,64,方法2 降维图法。 8选1数据选择器数据输入端为： ，,A,B,C,D,1,C,D,1,&,1,&,8选1数据选择器数据输入端为：,4选1数据选择器数据输入端为：,65,74LS15101234567ENA2A1A0YFABCD1,题型总结：采用中规模集成器件实现组合逻辑函数时，通常使用数据选择器实现单输出函数，使用译码器和逻辑门实现多输出函数；当输出信号与输入信号之间满足某种加减关系时，如8421BCD码和余三码之间的转换，采用全加器实现较为方便。,1、用

28、数据选择器实现逻辑函数,用具有n个地址输入的数据选择器可以实现n变量的函数，只要将输入变量加到地址端，选择器的数据输入端的取值对应卡诺图中小方格中的值。如用8选1实现三变量的逻辑函数，或4选1实现二变量的逻辑函数；,用具有n个地址输入的数据选择器实现变量个数小于n的逻辑函数，只需将高位地址端及相应的数据输入端接地即可实现。如用8选1实现二变量的逻辑函数；,66,题型总结：采用中规模集成器件实现组合逻辑函数时，通常使用数据,用具有n个地址输入的数据选择器实现m（m n）变量的逻辑函数，可采用两种方法：扩展法和降维图法。,2、用译码器和逻辑门实现逻辑函数,一个n变量的变量译码器的输出包含了n变量的

29、所有最小项。若每个最小项是以低电平的形式输出，用n变量的译码器加上与非门输出门，就能获得任何形式的输入变量不大于n的组合逻辑函数。,3、用全加器实现逻辑函数,全加器的基本功能是实现二进制的加法运算。若逻辑函数的输出等于输入代码加上或减去某一常数或另一组输入代码，借助补码的概念，用全加器实现则十分方便。若输出和输入是在某种条件下满足一种加减关系，首先将这一条件用逻辑函数表示出来，再用全加器实现。,67,用具有n个地址输入的数据选择器实现m（m n）,例3试设计一个能实现两个一位二进制数的全加运算和全减运算的组合逻辑电路。要求用以下器件分别构成电路。,（1）适当的门电路；,（2）3线8线译码器CT

30、74LS138器件及必要的门电路；,（3）双4选1数据选择器CT74LS135器件及必要的门电路。,解 分析题意，设M为控制信号，当M0时，电路作全减运算，M1时，电路作全加运算，Ai为被加数（或被减数），Bi为加数（或减数），CI为低位进位（或低位借位），相加（或相减）所产生的和（或差）用SD表示，向高位的进位（或高位借位）用CO表示。按二进制数加法和减法运算规则给出真值表。,68,例3试设计一个能实现两个一位二进制数的全加运算,输出逻辑函数最小项之和的表达式为：,（1）用门电路设计,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,69,MAIBICISDCO00000000

31、01110010110,SD=,+,+,+,=,+,=,CO=,+,+,+,+,=,+,+,=,+,最后画出用异或门和与或门实现一位二进制数的全减和全加运算电路，,70,SD11111111CO11111111SD=+=+=C,=1,=1,1,71,C0=+=1=1&11=171,（2）用74LS138及必要的门电路实现,输出SD和CO是四变量的逻辑函数，因此，必须用两片74LS138扩展成416译码器，然后以与非门作为输出门实现函数。电路如图所示。,M,Ai,Bi,Ci,72,（2）用74LS138及必要的门电路实现 输出S,，,，,，,，,（3）用74LS153双四选一数据选择器及必要的门

32、电路实现,用两地址端数据选择器实现四变量函数要两次降维。,0,0,0,0,0,0,0,0,73,COSDSD， ， SD11111111（3）用74LS,=1,1,&,SD,C0,M,74,SDCOEN2Y2012310EN1Y10123MUX=1=,1、触发器的组成及特点,触发器根据其逻辑功能，它的电路组成必须满足3个条件：,触发器必须具备两个稳态。用以记忆二值逻辑的两个特征值0和1。因此触发器工作时只有两种可能状态，即0态和1态。,触发器的状态要能够预置。即触发器都具有置0置1控制端，通常用/RD、/SD表示，置0、置1是异步实现的。,触发器必须能在外部信号的激励下进行状态转移。,例如，J

33、、K信号，D等信号的激励作用必须在时钟脉冲CP同步控制下进行。,2、触发器的控制信号,触发器的外部控制信号分为三类：,集成触发器,75,1、触发器的组成及特点触发器根据其逻辑功能，它的电路组成必须,低电平有效，异步作用，只要置位和复位信号中有一个加入，触发器状态即被强制为0或1，此时其它控制信号均无作用，但这两个信号不能同时加入，其约束条件：,触发器的动作必须受电路或系统的公共时钟节拍控制，这种节拍控制的作用即同步作用。触发器在时钟CP的作用下决定触发器状态何时转移。,对于主从触发器：在CP信号完整的一个周期内，从CP的到来的整个CP=1期间内，主触发器接收外部激励信号，而从触发器被封锁，状态

34、保持不变。正跳取样。在CP信号到来的整个CP=0期间内，主触发器封锁，隔离了外加激励信号的作用，同时从触发器开启，从触发器按照外输入激励信号作状态转移。（从接收主）负跳转移。,76,低电平有效，异步作用，只要置位和复位信号中有一,对于维持阻塞触发器：在CP信号的到来前一个极短的时间内，外部激励信号已取样进入触发器，当CP到来，取样信号逐级传输引起触发器状态转移，与此同时，维持阻塞逻辑立即起作用，隔离了外部激励信号。即正跳转移,对于边沿型触发器：状态仅在CP信号的或到来时刻进行转移，而状态的变化则取决于CP边沿到来前一瞬间对外部激励信号的取样值。事实上维持阻塞型触发器是一种正边沿触发器。,这是一

35、类根据对触发器状态转移要求施加的控制信号。 如果说CP信号的作用是决定触发器状态何时转移，那么外部激励信号则决定了状态如何转移。,77,对于维持阻塞触发器：在CP信号的到来前一个极短,试按图示输入波形，分别画出维持阻塞D触发器、负边沿JK触发器Q端的电压波形。假设初态均为1。,题意分析：,本例要求在给定输入波形下，分别画出2种触发器的输出电压波形。,维持阻塞D触发器状态在CP信号转换。,负边沿型JK触发器状态在CP信号转换。,这两种触发器的次态，仅取决于CP信号边沿达到时刻激励信号的取值。而在此时刻之前或之后激励信号的变化，对触发器的状态没有影响。因此，这类触发器抗干扰能力强，工作可靠。,例题

36、1：,78,试按图示输入波形，分别画出维持阻塞D触发器、,本例给出的输入波形，在CP=1期间J,K信号上均带有干扰。因此，画其Q端波形时，必须认真地判别这些干扰的影响。,解：根据题意分析画出维持阻塞D触发器、负边沿型JK触发器输出端Q的电压波形。,维持阻塞D触发器是正跳转移,负边沿型JK触发器是负跳转移。,Q,79,本例给出的输入波形，在CP=1期间J,K信号上,已知电路及信号CP、A的波形如图所示，试画出输出端的波形。设触发器初态为0。,题意分析：,本例给定的电路，由两个维持阻塞触发器构成。第一个触发器D1=/Q1,接成计数工作方式。时钟脉冲即是输入信号A，当A信号到来时，触发器状态转换。并

37、由第二个触发器/Q2生成复位信号，一旦第二个触发器Q由0态转换为1态，随之即对第一个触发器复位。第二个触发器在给定的CP信号到来时进行状态转换，激励信号D2=Q1。,本例电路中两个触发器相互关联，第一个触发器提供第二个触发器激励信号，第二个触发器提供第一个触发器复位信号。因此，在画Q1,Q2的电压波形时，必须把两个触发器合为一体来处理，才能得出正确的结果。,例题2：,80,已知电路及信号CP、A的波形如图所示，试画出输,解：,第一个触发器在A信号到来前状态保持0。由于D2=Q1=0,第二个触发器虽有CP信号作用，状态也维持0。,当A信号到来时：,第一个触发器状态转换为1，D2=Q1=1。只要C

38、P信号到达，第二个触发器状态就转换为1，/Q20，随之将第一个触发器复位为0。D2=Q1=0。,此后，在CP信号的作用下第二个触发器状态也转换为0，由于/Q2=1,从而解除了对第一个触发器的复位作用，然后再等待A信号的到达，重复上述过程。,81,解：第一个触发器在A信号到来前状态保持0。由于D2=Q1,这一类型触发器的波形画法，首先确定触发器的激励信号。它们的激励信号由给定的输入信号A,B和触发器状态通过门电路组合而成。只要写出触发器的激励信号表达式，然后根据触发器动作特点画出在CP信号作用下的Q端电压波形。,输入端有组合电路的触发器波形画法,82,这一类型触发器的波形画法，首先确定触发器的激

39、励,例3、 图中各TTL触发器电路的初始状态均为0，试画出在CP信号作用下各触发器输出端Q1-Q6的电压波形。,解 对于TTL触发器，悬空相当于高电平。,依据触发器的特性方程，Q1-Q6的特性方程为：,83,例3、 图中各TTL触发器电路的初始状态均为0，试,依据触发器的特性方程，画出Q1 - Q6工作波形为：,CP,Q1,Q2,Q3,Q4,Q5,Q6,84,依据触发器的特性方程，画出Q1 - Q6工作波形为：CPQ1,例4、试写出如图所示各电路中触发器的次态函数,，并画出在图给定的信号作用下Q1、Q2、Q3、Q4的电压波形。,85,例4、试写出如图所示各电路中触发器的次态函数，并画出在图给定

40、,解 根据图示电路，主从型JK触发器的激励函数：,特征方程：,状态变化特点：AB0，状态翻转；AB1，状态保持；AB，状态跟随B。,主从型RS触发器的激励函数：,特性方程：,状态变化特点：AB0，状态置0；AB1，状态置1；AB，状态保持。,86,解 根据图示电路，主从型JK触发器的激励函数： 特征方程：,主从型T触发器的激励函数：,T=AB,特性方程：,状态变化特点：AB，状态翻转；AB，状态保持。,主从型D触发器的激励函数：,特性方程：,状态变化特点：A0，状态保持；A1，状态翻转。,87,主从型T触发器的激励函数： T=AB特性方程： 状态变化特,Q1、Q2、Q3、Q4的电压波形如图所示

41、。,88,Q1、Q2、Q3、Q4的电压波形如图所示。88,例4:分析示的时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。,（1）确定各触发器的激励函数（驱动方程）和电路的输出逻辑函数,89,例4:分析示的时序电路的逻辑功能，写出电路的驱,（2）列出电路的特征方程组（次态方程组）,（3）作电路状态转换表,方法1 利用触发器的特征方程求次态。,1,0,0,0,1,0,0 1 1,1 0 0,0 0 0,0 1 1,0 1 0,0 0 1,具有自启动能力的M5计数器,90,（2）列出电路的特征方程组（次态方程组）（3）作电路状态转换,方法2 利用

42、触发器的激励函数求次态。,0,0,0,0,1,1,0,1,0,0,0,1,1,1,1,0,1,0,0 0 0 0 1 1,0 1 1,1 0 1 1 1 1,1 0 0,0 1 0 0 0 0,0 0 0,0 1 1 1 0 0,0 1 1,0 1 0 0 0 0,1 1 1 1 0 0,0 1 0,0 0 1,具有自启动能力的M5计数器,91,方法2 利用触发器的激励函数求次态。 Q3Q2Q1J3K3,（4）依据状态转换表，画电路的状态转换图,（5）电路特性描述,由状态转换图可知，电路由初始状态000经5个CP脉冲后，回到初始状态，并从输出端给出一进位信号，因此，电路为模5同步加法计数器。由

43、于电路的三个偏离状态在CP脉冲的作用下均能进入主循环链内，因此电路能够自启动。,92,（4）依据状态转换表，画电路的状态转换图 （5）电路特性描述,例5：试分析图示异步时序电路。要求写出分析构过程，画出状态转换图，说明电路的逻辑功能。,（1）确定电路的激励函数,93,例5：试分析图示异步时序电路。要求写出分析构过,（2）由激励函数列出特征方程组,（3）作电路状态转换表,方法： 利用触发器的特征方程求次态。,0,1,0,0,1,0,0 1 1,1 0 0,0 0 0,0 1 0,0 1 0,0 0 0,94,（2）由激励函数列出特征方程组（3）作电路状态转换表 方法：,（4）画出电路的状态转换图

44、，,（5）电路特性描述,电路是一能够自启动的异步5进制加法计数器,95,（4）画出电路的状态转换图， （5）电路特性描述电路是一能够,例6：试分析图示由两片74LS90组成的计数器电路，说明是几进制计数器。,解 分析图5-11所示电路，片、的输入脉冲均从CP0送入，CP1接Q0，构成8421BCD编码输出的十进制计数方式。片接收输入脉冲CP，片的输入脉冲由片的进位信号给出，当输入10个CP脉冲后，片计数回零，同时给出一个完整的进位信号，片计数1。因此片为高位片，对应计数的十位，片是低位片，对应计数的个位。,96,例6：试分析图示由两片74LS90组成的计数器,当片的Q1为1（即计数到2，Q3Q

45、2Q1Q00010，），片的Q2为1（即计数到4，Q3Q2Q1Q00100）时，门G1输出高电平，使两片的复位端有效，异步清零。电路计数到24个CP脉冲后异步清零，因此是24进制计数器。,97,当片的Q1为1（即计数到2，Q3Q2Q1Q00010，）,例7：试分析图示电路，列出电路的状态转换表，求出电路的输出Z1和Z2的序列信号。,解 电路是由同步4位二进制计数器74LS161和3/8译码器74LS138组成的计数型序列信号发生器。74LS161连接成6进制计数器，循环状态为00000101。计数输出端Q2Q1Q0分别接入74LS138的代码输入A2A1A0。输出Z1和Z2与Q2Q1Q0的关系为：,98,例7：试分析图示电路，列出电路的状态转换表，求,，,依据上述关系，列出电路的状态转换表。,电路输出序列信号Z1110101，Z2010110。,99,，依据上述关系，列出电路的状态转换表。Q2Q1Q0Z1Z2,