数电时序逻辑电路练习题(修改)ppt课件.ppt

上传人：小飞机

文档编号：1930882

上传时间：2022-12-26

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1、第 1 页,数字电子技术自测练习,第 6章时序逻辑电路,第 2 页,数字电子技术第 5 章时序逻辑电路单项选择题,1、时序逻辑电路在结构上 ( ) 。,根据时序逻辑电路任一时刻的输出信号，不仅取决于该时刻的输入信号，还与输入信号作用前电路所处的状态有关的功能特点，在结构上必须有存储电路记忆电路以前所处的状态。,第 3 页,数字电子技术第 5 章时序逻辑电路单项选择题,2、同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路 ( ) 。,异步时序逻辑电路在结构上，各触发器的时钟端不接到同一个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同步。

2、,第 4 页,数字电子技术第 5 章时序逻辑电路单项选择题,3、图示各逻辑电路中，为一位二进制计数器的是 ( ) 。,第 5 页,数字电子技术第 5 章时序逻辑电路单项选择题,4、从0开始计数的N进制增量计数器，最后一个计数状态为 ( ) 。,从0开始计数的N进制增量计数器，其计数状态依次是0、1、2、 N1 ，共 N 个计数状态。,第 6 页,数字电子技术第 5 章时序逻辑电路单项选择题,5、由 n 个触发器构成的计数器，最多计数个数为 ( ) 。,每个触发器 Q 端有 0、1 两种可能状态， n 个触发器有 2n 种可能的状态，最多计数个数为 2n 个。,第 7 页,数

3、字电子技术第 5 章时序逻辑电路单项选择题,6、若构成一个十二进制计数器，所用触发器至少 ( ) 。,进制数 N = 12，设触发器的个数为n，按 N 2n 关系计算n ，并取最小整数， n = 4。,第 8 页,数字电子技术第 5 章时序逻辑电路单项选择题,7、4个触发器构成的8421BCD码计数器，其无关状态的个数为( ) 。,8421BCD码计数器为十进制计数器，有效状态数为10个， 4个触发器共有 24 = 16 个状态，无效状态数 = 1610 = 6个。,第 9 页,数字电子技术第 5 章时序逻辑电路单项选择题,8、下列计数器中，不存在无效状态的是 ( ) 。,n

4、个触发器构成的n 位二进制计数器， 2n 个状态全部为有效状态，不存在无效状态。,第 10 页,数字电子技术第 5 章时序逻辑电路单项选择题,9、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为110，则在时钟作用下，计数器的下一状态为 ( ) 。,第 11 页,数字电子技术第 5 章时序逻辑电路单项选择题,10、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为011，则在时钟作用下，计数器的下一状态为 ( ) 。,第 12 页,数字电子技术第 5 章时序逻辑电路单项选择题,11、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数时的最小状态是 (

5、 ) 。,图示电路，构成任意进制计数器所用的方法为进位输出 C置于差数法。计数范围为：预置数输入端的数值 0110 使进位输出 C 为1时的状态1111计数时的最小状态是0110 。,第 13 页,数字电子技术第 5 章时序逻辑电路单项选择题,12、由4位二进制计数器74LS161构成的任意进制计数器电路如图示，计数器的有效状态数为 ( ) 。,图示电路，构成任意进制计数器所用的方法为复位法。计数范围为：预置数输入端的数值 0000 使为0时的状态1001共10个有效状态。,第 14 页,数字电子技术第 5 章时序逻辑电路单项选择题,13、由4位二进制计数器74LS1

6、61构成的任意进制计数器电路如图示，计数器的最大状态是 ( ) 。,图示电路，构成任意进制计数器所用的方法为复位法。计数范围为：预置数输入端的数值 0000 使为0时的状态1001共10个有效状态，计数器的最大状态是1001。,第 15 页,数字电子技术第 5 章时序逻辑电路单项选择题,14、下列器件中，具有串行并行数据转换功能的是 ( ) 。,移位寄存器采用串行输入、并行输出的工作方式，可实现串行并行数据的转换。,第 16 页,数字电子技术第 5 章时序逻辑电路填空题,1、时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，而且还与有关。,输入信号作用前电路所处的状

7、态,时序逻辑电路在结构上，有存储电路记忆电路以前所处的状态，从而使任一时刻的输出信号，不仅取决于该时刻的输入信号，还与输入信号作用前电路所处的状态有关。,第 17 页,数字电子技术第 5 章时序逻辑电路填空题,2、时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的电路，其二是内部存在通路。,存储反馈,时序逻辑电路用触发器等存储电路记忆电路以前所处的状态；时序逻辑电路的内部反馈将电路的输出状态反馈到组合逻辑电路的输入端，与输入信号一起共同决定组合逻辑电路的输出。,第 18 页,数字电子技术第 5 章时序逻辑电路填空题,3、时序逻辑电路的 “现态” 反映的是时刻电路状态

8、变化的结果，而 “次态” 则反映的是时刻电路状态变化的结果。,以前当前,当前输入信号作用后，时序逻辑电路状态变化的结果为新的状态，称为“次态” ；当前输入信号作用前，时序逻辑电路所处的状态，称为“现态” ，它是以前时刻输入信号作用后电路状态变化的结果。,第 19 页,数字电子技术第 5 章时序逻辑电路填空题,4、时序逻辑电路按其不同的状态改变方式，可分为时序逻辑电路和时序逻辑电路两种。前者设置统一的时钟脉冲，后者不设置统一的时钟脉冲。,同步异步,同步时序逻辑电路在结构上，各触发器的时钟端接到同一个时钟信号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同步。异步时序逻

9、辑电路在结构上，各触发器的时钟端不接到同一个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同步。,第 20 页,数字电子技术第 5 章时序逻辑电路填空题,5、时序逻辑电路的输出不仅是当前输入的函数，同时也是当前状态的函数，这类时序逻辑电路称为型时序逻辑电路；时序逻辑电路的输出仅是当前状态的函数，而与当前输入无关，或者不存在独立设置的输出，而以电路的状态直接作为输出，这类时序逻辑电路称为型时序逻辑电路。,Mealy Moore,Mealy 型时序逻辑电路，输出信号不仅取决于前输入的函数，同时还是当前状态的函数。 Moore型时序逻辑电路，输出信号仅是当前状态的函

10、数。,第 21 页,数字电子技术第 5 章时序逻辑电路填空题,6、根据触发器时钟脉冲作用方式的不同，计数器有计数器和计数器之分。前者所有触发器在同一个时钟脉冲作用下同时翻转，后者触发器状态的翻转并不按统一的时钟脉冲同时进行。,同步异步,同步计数器在结构上，各触发器的时钟端接到同一个时钟信号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同步。异步计数器在结构上，各触发器的时钟端不接到同一个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟脉冲同步。,第 22 页,数字电子技术第 5 章时序逻辑电路填空题,7、根据计数过程中，数字增、减规律的不同，计数器可分为计数器、

11、计数器和可逆计数器三种类型。,加法减法,加法计数器：在时钟脉冲CP作用下，计数器递增规律计数。减法计数器：在时钟脉冲CP作用下，计数器递减规律计数。可逆计数器：在时钟脉冲CP作用下，计数器可递减规律计数、可递减规律计数。,第 23 页,数字电子技术第 5 章时序逻辑电路填空题,8、计数器工作时，对出现的个数进行计数。,时钟脉冲CP,计数器，在时钟脉冲CP作用下进行状态转换，并用不同的状态反应时钟脉冲CP出现的个数。,第 24 页,数字电子技术第 5 章时序逻辑电路填空题,9、构成一个2n 进制计数器，共需要个触发器。,n,在二进制计数器中，进制数 N 和触发器个数 n 的关系为 N = 2n,第 25 页,数字电子技术第 5 章时序逻辑电路填空题,10、8 位移位寄存器，串行输入时需经过 CP 脉冲作用后，8 位数码才能全部移入寄存器中。,移位寄存器采用串行方式输入数据，每作用1个时钟脉冲CP信号输入1位数据， 8位串行数据输入需作用8个时钟脉冲CP 信号，8 位数码才能全部移入寄存器中。,8,