第三章 VHDL程序结构与要素课件.ppt

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1、第三章 VHDL程序结构与要素,3.1 VHDL程序基本结构3.2 VHDL文字规则3.3 VHDL 基本数据对象与数据类型3.4 VHDL表达式与运算符,3.1 VHDL程序基本结构,一个VHDL程序的基本单元是设计实体，它可以是一个简单的门电路，也可以是一个复杂的数字系统。它既能作为一个电路的功能模块而单独存在和运行，也可以被其它数字系统所调用，从而成为这个系统的一部分。不管其功能复杂程度，VHDL程序的结构基本相同，一般由库、程序包、实体、结构体及配置语句构成。其中实体和结构两部分是必需的，由这二部分即可构成一个简单的VHDL程序。,为了便于程序的阅读和调试，对VHDL程序设计作如下约定

2、：(1) 语句结构描述中方括号“ ”内的内容为可选内容。(2) 对于VHDL的编译器和综合器来说，程序文字的大小写是不加区分的。关键字一般使用大写。(3) 程序中的注释使用双横线“-”。在VHDL程序的任何一行中，双横线“-”后的文字都不参加编译和综合。,VHDL程序设计约定,2选1数据选择器的VHDL程序,2选1多路选择器是典型的组合电路，以此电路的VHD表述与设计说明相关的VHDL结构、语句表述、数据规则、语法特点。,a和b分别为两个数据输入的端口名,s为通道选择控制信号输入端的端口名,y为输出端的端口名,“mux21a”是此器件的名称,【例3-1】 2选1多路选择器程序,LIBRARY

3、IEEE; -IEEE库使用说明语句USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 IS -实体说明部分PORT(a,b : IN STD_LOGIC;s: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux21;,【例3-1】 2选1多路选择器程序,ARCHITECTURE mux21a OF mux21 IS BEGINPROCESS(a,b,s)BEGINIF s=0 THEN y=a; ELSEy=b;END IF;END PROCESS;END ARCHITECTURE mux21a;,-结构体部分,(1)以关

4、键词ENTITYentiti引导，END ENTITY mux21a结尾的语句部分，称为实体。VHDL的实体描述电路器件的外部情况及各信号端口的基本性质。图31可以认为是实体的图形表达。 (2)以关键词ARCHITECTURE引导，END ARCHITECTUR mux21a结尾的语句部分，称为结构体。结构体描述电路器件的内部逻辑功能或电路结构。图32是结构体的原理图。IEEE库使用说明语句：定义端口类型时使用了STD_LOGIC，其在IEEE.STD_LOGIC_1164.ALL中做了预定义。,一个相对完整的VHDL程序至少应包括三个基本组成部分：库、程序包使用说明，实体说明和实体对应的结构

5、体说明。1 库、程序包使用说明用于打开(调用)本设计实体将要用到的库、程序包；2 实体说明用于描述该设计实体与外界的接口信号说明，是可视部分；3结构体说明用于描述该设计实体内部工作的逻辑关系，是不可视部分。在一个实体中，可以含有一个或一个以上的结构体，而在每一个结构体中又可以含有一个或多个进程以及其他的语句。,3.1.1 实体,实体是一个设计实体的表层设计单元，其功能是对这个设计实体与外部电路进行接口描述。它规定了设计单元的输入输出接口信号或引脚，是设计实体经封装后对外的一个通信界面。这部分相当于是画原理图时的一个元件符号。,1.实体说明,实体说明单元的常用语句结构如下： ENTITY 实体名

6、 IS GENERIC(类属表)； PORT(端口表)； END ENTITY 实体名；实体说明单元必须以语句ENTITY 实体名IS开始，以语句END ENTITY 实体名；结束，其中的实体名是设计者自己给设计实体的命名，可作为其他设计实体对该设计实体进行调用时用。在用VHDL语言设计时，Maxplus要求存盘的文件名必须和实体名一致。,类属说明,类属说明的一般书写格式如下： GENERIC(常数名：数据类型：设定值，常数名：数据类型：设定值 .) 类属参量以关键词GENERIC引导一个类属参量表，在表中提供时间参数或总线宽度等静态信息。类属表说明用于确定设计实体和其外部环境通信的参数，传递

7、静态的信息。类属说明在所定义的环境中的地位十分接近常数，但却能从环境(如设计实体)外部动态地接受赋值，其行为又有点类似于端口PORT。,在一个实体中定义的、可以通过GENERIC参数类属的说明，为它创建多个行为不同的逻辑结构。比较常见的情况是选用类属来动态规定一个实体端口的大小，或设计实体的物理特性，或结构体中的总线宽度，或设计实体中、底层中同种元件的例化数量等。,一般在结构体中，类属的应用与常数是一样的。例如，当用实体例化一个设计实体的器件时，可以用类属表中的参数项定制这个器件，如可以将一个实体的传输延时、上升和下降延时等参数加到类属参数表中，然后根据这些参数进行定制，这对于系统仿真控制是十

8、分方便的。类属中的常数名是由设计者确定的类属常数名，数据类型通常取INTEGER或TIME等类型，设定值即为常数名所代表的数值。但需注意，综合器仅支持数据类型为整数的类属值。,【例3-2】 有类属说明的2输入与非门的实体描述。ENTITY nand2 IS GENERIC ( t_rise : TIME := 2ns ; t_fall : TIME := 1ns ) PORT( a: IN BIT; b : IN BIT; s : OUT BIT);END ENTITY nand2;,定义了二个时间,【例3-3】 n输入与非门的实体描述：ENTITY nand_n IS GENERIC ( n

9、 : INTEGER ) ; PORT( a : IN STD_LOGIC_VECTOR(n-1 DOWNTO 0); s : OUT STD_LOGIC );END ENTITY nand_n;,对于输入端口数进行了定义,其取值由类属于映射语句指定,可方便改变端口的数量。Nand_n GENERIC MAP(n=3),3端口说明(PORT),在电路图上，端口对应于元件符号的外部引脚。端口说明语句是对一个实体界面的说明，也是对端口信号名、数据类型和端口模式的描述。语句的一般格式如下： PORT(端口名，端口名：端口模式 数据类型)； 或 PORT(端口名 ：端口模式 数据类型； 端口名 ：端口

10、模式 数据类型 . )；,端口名为自己定义的端口名称，端口模式说明数据通过该端口的流动方向，数据类型说明通过该端口的数据类型如 PORT( a,b : IN STD_LOGIC;s: IN STD_LOGIC;y: OUT STD_LOGIC ）;,端口模式,BUFFER与INOUT的区别在于：INOUT是双向信号，既可以输入，也可以输出，而BUFFER也是实体的输出信号，但作输入用时，信号不是由外部驱动，而是从输出反馈得到，即BUFFER类的信号在输出外部电路的同时，也可以被实体本身的结构体读入，这种类型的信号常用来描述带反馈的逻辑电路，如计数器等。,3.1.2 结构体,结构体是一个实体的组

11、成部分，是对实体功能的具体描述。在电路中，如果实体代表一个器件符号，则结构体描述了这个符号的内部行为。结构体主要是描述实体的硬件结构、元件之间的互连关系、实体所完成的逻辑功能以及数据的传输变换等方面的内容。具体编写结构体时，可以从其中的某一方面来描述，也可综合各个方面来进行描述。结构体不能单独存在，它必须有一个界面说明，即一个实体。,结构体的一般语句格式,ARCHITECTURE 结构体名 OF 实体名 IS 说明语句 BEGIN 功能描述语句 END ARCHITECTURE 结构体名；其中，实体名必须是所在设计实体的名字，而结构体名可以由设计者自己选择，但当一个实体具有多个结构体时，结构体

12、的取名不可重复。,结构体说明语句,结构体中的说明语句是对结构体的功能描述语句中将要用到的信号(SIGNAL)、数据类型(TYPE)、常数(CONSTANT)、元件(COMPONENT)、函数(FUNCTION)和过程(PROCEDURE)等加以说明的语句。在一个结构体中说明和定义的数据类型、常数、元件、函数和过程只能用于这个结构体中，若希望其能用于其他的实体或结构体中，则需要将其作为程序包来处理。,ARCHITECTURE behavioral OF example_dairu IS SIGNAL a, b, c, d : BIT ; SIGNAL temp0, temp1 : STD_LOG

13、IC ;BEGIN . . .END ARCHITECTURE behavioral ;结构体的信号定义和端口说明语句相类似,应有信号的名称和数据类型的说明,但不需要定义信号的模式，因为它是内部信号。,功能描述语句,功能描述语句位于和之间；具体描述结构体的行为及其连接关系。语句结构可以含有五种不同类型的，以并行方式工作。而在每一语句结构的内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句。,半加器,半加器的真值表中的A和B分别表示被加数和加数输入，S为本位和输出，C为向相邻高位的进位输出。,半加器的完整VHDL描述,例3-4 其中x、y为加数与被加数，s为和信号，c为进位信号ENTIT

14、Y half_adder IS PORT( x,y : IN BIT; s: OUT BIT; c: OUT BIT);END ENTITY half_adder;ARCHITECTURE dataflow OF half_adder IS BEGIN s = x XOR y; c = x AND y;END ARCHITECTURE dataflow;,3.1.3 描述风格,在VHDL程序中，结构体具体描述了设计实体的行为和逻辑功能，对于相同的逻辑功能可以有不同的描述方式或实现方案。这些不同的描述方式或者说是建模方法，被称为描述风格，VHDL中一般有种常用的描述风格：行为描述、数据流描述、结

15、构描述、混合描述。,.行为描述,如果程序的结构体只描述了所期望电路的功能或行为，即电路输入、输出间的转换行为，而没有包含任务实现这些功能的硬件信息，这种描述风格称为行为描述。行为描述是一种高层次的描述方式，设计者只需要关注设计实体即功能单元正确的行为描述，无需关心硬件电路的结构形式，即编程与硬件无关，类似于高级编程语言的编程方式。将VHDL的行为描述语句转换为门级电路由VHDL开发工具自动完成，是综合器的任务。不同的综合器对于相同的行为描述，有时会综合出的结果有较大的差别。,选数据选择器的行为描述程序,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTIT

16、Y mux21 ISPORT(a,b，s : IN STD_LOGIC; y: OUT STD_LOGIC );END ENTITY mux21;ARCHITECTURE behav OF mux21 IS BEGIN PROCESS(a,b,s) BEGIN IF s=0 THEN y=a; ELSE y=b; END IF; END PROCESS;END ARCHITECTURE behav;,2. 数据流描述,数据流描述也称为RTL（寄存器传输级）描述行为，类似于布尔方程，它既表示某种行为，又隐含结构信息，主要是指非结构化的并行描述语句。这种描述方式主要是反映数据经过一定的逻辑运算后在

17、输入、输出间的传递，可以清楚地看到数据的流动方向、路径和结果。,2选1多路选择器数据流描述程序,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 IS PORT(a,b,s : IN STD_LOGIC; y: OUT STD_LOGIC );END ENTITY mux21;ARCHITECTURE dataflow OF mux21 IS BEGIN y=(a AND (NOT s) OR (b AND s);END ARCHITECTURE dataflow;,3.结构描述,结构描述主要心元件或已完成的功能模块为基础，应用于采用

18、元件例化的VHDL程序设计中。通过描述元件及它们之间的相互连接关系，可以将各种子模块连接成更为复杂的功能模块或系统。在结构描述中，元件间的连接是通过定义的端口界面来实现的，主要描述端口及其互联关系，因此，结构描述电能提高设计的效率，因为它可以将已有的设计成果方便的应用新的设计中，且结构清晰。,2选1多路选择器结构描述程序,-二输入与门LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY and21 IS PORT(i0,i1 : IN STD_LOGIC; q: OUT STD_LOGIC );END ENTITY and21;ARCHITECTUR

19、E one OF and21 IS BEGIN q=i0 AND i1; END ARCHITECTURE one;,-二输入或门LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY or21 IS PORT(i0,i1 : IN STD_LOGIC; q: OUT STD_LOGIC );END ENTITY or21;ARCHITECTURE one OF or21 IS BEGIN q=i0 OR i1; END ARCHITECTURE one;,-非门LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENT

20、ITY inv21 IS PORT(i0 : IN STD_LOGIC; q: OUT STD_LOGIC );END ENTITY inv21;ARCHITECTURE one OF inv21 IS BEGIN q= (NOT i0); END ARCHITECTURE one;,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 IS PORT(a,b,s : IN STD_LOGIC; y: OUT STD_LOGIC );END ENTITY mux21;ARCHITECTURE struct OF mux21 IS COMP

21、ONENT and21PORT (i0,i1 : IN STD_LOGIC; q: OUT STD_LOGIC); END COMPONENT;COMPONENT or21PORT (i0,i1 : IN STD_LOGIC; q: OUT STD_LOGIC);END COMPONENT;COMPONENT inv21 PORT (i0: IN STD_LOGIC; q: OUT STD_LOGIC); END COMPONENT;SIGNAL tmp1,tmp2,tmp3:STD_LOGIC;BEGIN u1: and21 PORT MAP (b, s,tmp1); u2: inv21 P

22、ORT MAP(s,tmp2); u3: and21 PORT MAP (a,tmp2,tmp3); u4: or21 PORT MAP(tmp1,tmp3,y);END ARCHITECTURE struct;,4. 混合描述,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY xor21 IS PORT(i0,i1:IN STD_LOGIC; q: OUT STD_LOGIC);END ENTITY xor21;ARCHITECTURE behav OF xor21 IS BEGIN q=i0 XOR i1; END ARCHITECTURE b

23、ehav;,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY half_adder IS PORT(a,b:IN STD_LOGIC; c,s: OUT STD_LOGIC);END ENTITY half_adder;ARCHITECTURE mix OF half_adder ISCOMPONENT xor21 IS PORT(i0,i1:IN STD_LOGIC; q:OUT STD_LOGIC); END COMPONENT; BEGIN c = a AND b; u1: xor21 PORT MAP(a,b,s); END ARCHITE

24、CTURE mix;,3.2 VHDL文字规则,VHDL文字主要包括数值和标识符。数值型文字主要有数值型、字符串型、位串型。1数值型文字 数字型文字的值有多种表达方式，现列举如下：(1) 整数型文字：整数文字都是十进制的数，如： 5，678，0，156E2(=15600)， 45_234_287(=45234287) 数字间的下划线仅仅是为了提高文字的可读性，相当于一个空的间隔符，而没有其他的意义，因而不影响文字本身的数值,(2) 实数文字：实数文字也都是十进制的数，但必须带有小数点，如： 188.993， 88_670_551.453_909(=88670551.453909)， 1.0，4

25、4.99E-2(=0.4499)，1.335，0.0(3) 以数制基数表示的文字：用这种方式表示的数由五个部分组成。第一部分，用十进制数标明数制进位的基数；第二部分，数制隔离符号“#”；第三部分，表达的文字；第四部分，指数隔离符号“#”；第五部分，用十进制表示的指数部分，这一部分的数如果是0可以省去不写。,例如：10#170# -(十进制数表示，等于170)2#1111_1110# -(二进制数表示，等于254)16#F.01#E+2 -(十六进制数表示，等于16#F01， 3841.00),(4) 物理量文字(VHDL综合器不接受此类文字)。如：60s(60秒)，100m(100米)，k(千

26、欧姆)，177A(177安培),2. 字符串型文字,字符是用单引号引起来的ASCII字符，可以是数值，也可以是符号或字母，如：R，A，*，Z。 而字符串则是一维的字符数组，须放在双引号中。VHDL中有两种类型的字符串：文字字符串和数位字符串。 (1) 文字字符串：文字字符串是用双引号引起来的一串文字，如： “ERROR”，“BOTH S AND Q EQUAL TO L”，“BB$CC”,(2) 数位字符串：数位字符串也称位矢量，是预定义的数据类型BIT的一位数组，它们所代表的是二进制、八进制或十六进制的数组，其位矢量的长度即为等值的二进制数的位数。数位字符串的表示首先要有数制基数，然后将该基

27、数表示的值放在双引号中，基数符以“B”、“O”和“X”表示，并放在字符串的前面。它们的含义分别是： B：二进制基数符号，表示二进制数位0或1，在字符串中每一个位表示一个BIT。 O：八进制基数符号，在字符串中的第一个数代表一个八进制数，即代表一个3位(BIT)的二进制数。, X：十六进制基数符号(0F)，代表一个十六进制数，即代表一个4位的二进制数。 例如：B“1_1101_1110” -二进制数数组，位矢数组长度是9X“AD0” -十六进制数数组，位矢数组长度是12,下标,下标用于指示数组型变量或信号的某一元素，下标语句的书写格式是：标识符(下标表达式)，其中标识符就是数组型变量或信号的名称

28、，下标表达式的值必须是数组下标范围内的一个值，可以是可计算的（此操作数可很容易地进行综合） ，也可以是不可计算的（只能在特定的情况下综合，且耗费资源较大），如：SIGNAL A，B，C：BIT_VECTOR(0 TO 7)；SIGNAL M：INTEGER RANGE 0 TO 3；SIGNAL Y，Z ：BIT；Y=A(M)； -M是不可计算型下标表示Z=B(3)； -3是可计算型下标表示,.下标段名,下标段名则用于指示数组型变量或信号的某一段元素，其语句格式如下：标识符(表达式1 TO/DOWNTO 表达式2)；其中标识符就是数组型变量或信号的名称，下标表达式的值必须是数组下标范围内的一个

29、值，必须是可计算的。TO表示数组下标序列由低到高；DOWNTO表示数组下标序列由高到低，符合且要求下标段中的两个表达式值的方向必须与原数组一致。,SIGNAL b ：STD_LOGIC_VECTOR(DOWNTO)；SIGNAL c,e ：STD_LOGIC_VECTOR(0 TO 9)；SIGNAL f ：STD_LOGIC_VECTOR(0 TO 7)；SIGNAL q ：STD_LOGIC_VECTOR(4 DOWNTO)；.q= b (DOWNTO 3)； c(0 TO 3)=“1011”； e(0 TO 5)=f (2 TO 7)；,5.注释,为了增加程序的可读性，要在程序中增加注释

30、行，以字符-开始的文字不参加程序的编译，仅仅是对程序的说明,3.2.2 标识符,标识符用来定义常数、变量、信号、端口、子程序或参数的名字。.有效字符：26个大小写英文字母、数字09、下划线“_”。 2. 基本标识符：以英文字母开头，不连续使用下划线“_”，不以下划线“_”结尾的字符串，标识符中的英语字母不分大小写。 3. VHDL的保留字不能用于作为标识符使用。如：DECODER_1，FFT，Sig_N，NOT_ACK，State0，Idle是合法的标识符；而_DECODER_1，2FFT，SIGNal，NOT，RETURN则是非法的标识符。,3.3 VHDL基本数据对象和数据类型,VHDL是

31、一种强类型语言，要求设计实体中的每一个常数、信号、变量、函数以及设定的各种参量都必须具有确定的数据类型，并且相同数据类型的量才能互相传递和作用。VHDL作为强类型语言的好处是使VHDL编译或综合工具很容易地找出设计中的各种常见错误。,3.3. VHDL数据对象,VHDL主要有类基本的数据对象：常量(CONSTANT)、变量(VARIABLE)、信号(SIGNAL)和文件。前三种数据对象是设计中常用的基本数据对象，都可以进行赋值，只有文件类型的数据对象不能通过赋值来更新内容，文件可以作为参数向子程序传递，也可通过子程序对文件进行读和写操作。常量只能在说明的时候赋值，且只能赋值一次；变量和信号都可

32、以连续赋值，常量和变量可以从传统的计算机高级语言中找到对应的数据类型，其语言行为与高级语言中的变量和常量十分相似。但信号是具有更多的硬件特征的特殊数据对象，是VHDL中最有特色的语言要素之一.,从设计的硬件电路系统来看，信号和变量相当于电路系统中的门级连线或连线上的信号值。从语法、功能以及在仿真综合中的表现来看，变量和信号有明显的区别；变量更多的体现为一种局部量，一种信息过渡的暂时载体，最终的信息传输以及模块界面间的通信都是由信号来完成的。信号更多地体现出一种全局的对象，对应更多的硬件结构。在许多情况下，综合后所对应的电路中信号和变量并没有很大的区别，在满足一定条件的进程中，二者综合后都能引入

33、寄存器。,1. 常量,常量的定义和设置主要是为了使设计实体中的常数更容易阅读和修改。如模块中需要多次使用某一个固定值，就可以定义一个常数，只要修改常量定义处的值，然后重新编译后就可方便地改变设计实体的硬件结构。例如，将总线的宽度定义为一个常量，只要修改这个常量就能很容易地改变总线宽度，从而改变硬件结构。常量在使用前必须要加以定义说明，一旦说明赋值后，在程序中就不能再改变，是一个恒定不变的值，具有全局意义。,常量的定义形式如下：,CONSTANT 常量名：数据类型=表达式；常量名由设计者自行定义，表达式的数据类型必须和定义的数据类型一致例如：CONSTANTFBUSBIT_VECTOR=“010

34、11”；CONSTANT VCCREAL=5.0；CONSTANT DELYTIME=25ns；CONSTANT widthinteger=16；,常量定义语句所允许的设计单元有实体、结构体、程序包、块、进程和子程序。常量的可视性（即常量的使用范围），取决于它被定义的位置：在程序包中定义的常量具有最大全局化特征，可以用在调用此程序包的所有设计实体中；定义在设计实体中的常量，其有效范围为这个实体定义的所有的结构体；定义在设计实体的某一结构体中的常量，则只能用于此结构体；定义在结构体的某一单元的常量，如一个进程中，则这个常量只能用在这一进程中。,.变量,变量是一个在程序中数值可以改变的数据对象。1

35、. 变量是一个局部量，只能在进程和子程序中使用；变量不能将信息带出对它作出定义的当前设计单元。2. 变量的赋值是一种理想化的数据传输，是立即发生，不存在任何延时的行为。3. 变量常用在实现某种算法的赋值语句中。,定义变量的语法格式如下：VARIABLE 变量名：数据类型：=初始值；初始值不是必需的，设定的初始值只在仿真时有效，在综合过程中综合器将略去所有的初始值。VARIABLE A：INTEGER； -定义A为整数型变量VARIABLE B，C：INTEGER：=2； -定义B和C为整型变量，初始值为2,在程序中，变量数值的改变是通过变量赋值来实现的，其赋值语句的语法格式如下：目标变量名:=

36、表达式；VARIABLE a,e : REAL :=1.0 ;VARIABLE b : STD_LOGIC(0 TO 3) ;VARIABLE c : INTEGER ;e := 2.25;b := “1001” ;b(o TO 1) := (1 , 0 ) ;变量作为局部量，其适用范围仅限于定义了变量的进程或子程序中。,3. 信号,信号是描述硬件系统的基本数据对象，它更多地对应于硬件结构，主要用于实体、结构体、或设计实体间的信息交流，它类似于电路中的导线。 信号的使用和定义范围是实体、结构体和程序包。在进程和子程序中不允许定义信号。信号作为一种数值容器，不但可以容纳当前值，也可以保持历史值。

37、这一属性与触发器的记忆功能有很好的对应关系。,信号的定义格式,SIGNAL 信号名： 数据类型=初始值；信号初始值的设置不是必需的，而且初始值仅在VHDL的行为仿真中有效。 SIGNAL S1：STD_LOGIG=0；SIGNAL S2，S3：BIT； SIGNAL S4：STD_LOGIC_VECTOR(15 DOWNTO 0)；与变量相比，信号的硬件特征更为明显，它具有全局性特性。例如，在程序包中定义的信号，对于所有调用此程序包的设计实体都是可见的；在实体中定义的信号，在其对应的结构体中都是可见的。,程序中对信号赋值的格式是：信号名=表达式；SIGNAL tmp1,tmp2,tmp3 :

38、STD_LOGIC ;.Tmp1 = tmp2 AFTER 10ns ;Tmp2 = tmp3 ;可以用AFTER设置信号的延时，在综合时被忽略。,在同一进程中，允许对信号多次赋值，但只有最后一次赋值语句有效。（进程外不允许对同一信号进行多次赋值）SIGNAL a,b,c,d : INTEGER ;.PROCESS(a,b)BEGINc = a*b ;d = a+b;c = a+1 ;END PROCESS.结果：c = a+1,LIBRARY IEEE; -IEEE库使用说明语句USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 IS -实体说明部分PORT(a

39、,b : IN STD_LOGIC;s: IN STD_LOGIC;y1,y2: OUT STD_LOGIC);END ENTITY mux21;ARCHITECTURE mux21a OF mux21 IS -结构体说明部分BEGIN-PROCESS(a,b,s)-BEGINy1= a;y2= a; y2= b;y2= s;-END PROCESS;END ARCHITECTURE mux21a;,事实上，除了没有方向说明以外，信号与实体中的端口概念是一致的。相对于端口来说，其区别只是输出端口不能读入数据，输入端口不能被赋值。信号可以看成是实体内部的端口。反之，实体的端口只是一种隐形的信号，

40、端口的定义实际上是作了隐式的信号定义，并附加了数据流动的方向。信号本身的定义是一种显式的定义，因此，在实体中定义的端口，在其结构体中都可以看成一个信号，并加以使用而不必另作定义。,3.3.2 VHDL数据类型,VHDL是一种强类型语言，要求设计实体中的每一个常数、信号、变量、函数以及设定的各种参量都必须具有确定的数据类型，并且相同数据类型的量才能互相传递和作用。VHDL作为强类型语言的好处是使VHDL编译或综合工具很容易地找出设计中的各种常见错误。VHDL中的数据类型可以分成四大类。,1. VHDL数据类型,标量型(SCALAR TYPE)：属单元素的最基本的数据类型，通常用于描述一个单值数据

41、对象，它包括实数类型、整数类型、枚举类型和时间类型。复合类型(COMPOSITE TYPE)：可以由一个或多个基本数据类型复合而成，如可由标量复合而成。复合类型主要有数组型(ARRAY)和记录型(RECORD)。存取类型(ACCESS TYPE)：为给定的数据类型的数据对象提供存取方式。文件类型(FILES TYPE)：用于提供多值存取类型。,这四大数据类型又可分成在现成程序包中可以随时获得的预定义数据类型和用户自定义数据类型两个类别。预定义的VHDL数据类型是VHDL最常用、最基本的数据类型。这些数据类型都已在VHDL的标准程序包STANDARD和IEEE标准程序包STD_LOGIC_116

42、4及其他的标准程序包中作了定义，并可在设计中随时调用。用户自定义的数据类型以及子类型，其基本元素一般仍属VHDL的预定义数据类型，但自定义的数据类型必须先声明后才能使用。,预定义数据类型：整数类型，实数类型，位类型，位矢量类型，标准逻辑位类型，标准逻辑位矢量类型，字符类型，字符串类型，布尔类型，时间类型，错误等级类型。自定义的数据类型：枚举类型、数组类型、记录类型、存取类型、文件类型、整数类型、实数类型的子集。VHDL仿真器支持所有的数据类型。VHDL综合器不支持如实数类型、时间类型、文件类型、存取类型等数据类型，不能产生与之相对应的硬件电路，在综合中，它们将被忽略或宣布为不支持。,VHDL的

43、预定义数据类型,（）整数(INTEGER)数据类型 整数类型的数代表正整数、负整数和零。在VHDL中，整数的取值范围是-21 473 647+21 473 647，即可用32位有符号的二进制数表示。在实际应用中，VHDL仿真器通常将INTEGER类型作为有符号数处理，而VHDL综合器则将INTEGER作为无符号数处理。在使用整数时，VHDL综合器要求用RANGE子句为所定义的数限定范围，然后根据所限定的范围来决定表示此信号或变量的二进制数的位数，因为VHDL综合器无法综合未限定的整数类型的信号或变量。,VHDL的预定义数据类型,SIGNAL TYPE1 INTEGER RANGE 0 TO 1

44、5；规定整数TYPE1的取值范围是015共16个值，可用4位二进制数来表示，因此，TYPE1将被综合成由四条信号线构成的信号。 整数常量的书写方式示例如下：2 -十进制整数10E4 -十进制整数16#D2# -十六进制整数2#11011010# -二进制整数,VHDL的预定义数据类型,（）实数(REAL)数据类型 VHDL的实数类型类似于数学上的实数或称浮点数。实数的取值范围为-1.0E38+1.0E38。 实数类型仅能在VHDL仿真器中使用，VHDL综合器不支持实数，因为实数类型的实现相当复杂，目前在电路规模上难以承受，设计时一般不采用该数据类型。 实数常量的书写方式举例如下： 65971.

45、333333 -十进制浮点数 8#43.6#E+4 -八进制浮点数 43.6E-4 -十进制浮点数,VHDL的预定义数据类型,（）位(BIT)数据类型 位数据类型属于枚举型，取值只能是1或0，用于表示逻辑运算中的二种可能：0或1。位数据类型的数据对象，如变量、信号等，可以参与逻辑运算，运算结果仍是位的数据类型。 VHDL综合器用一个二进制位表示BIT。 VARIABLE a,b,c : BIT ; VARIABLE q : BIT ; . q := (a AND b ) XOR (a AND c) ;,VHDL的预定义数据类型,(4)位矢量(BIT_VECTOR)数据类型 位矢量是一个由位类型

46、（BIT）数据元素构成的数组，使用位矢量必须注明位宽，即数组中的元素个数和排列方向，例如： SIGNAL ABIT_VECTOR(0 TO 7)； 信号A被定义为一个具有8位位宽的矢量，它的最左位是A(0)，最右位是A(7)。VARIABLE b : BIT_VECTOR(7 DOWNTO 0 )；,VHDL的预定义数据类型,（5）标准逻辑位类型 在IEEE库的程序包STD_LOGIC_1164中，定义了两个非常重要的数据类型，即标准逻辑位STD_LOGIC 和标准逻辑位矢量STD_LOGIC_VECTOR。在程序中使用此数据类型前，必须在程序的开始部分加入下面的语句：LIBRARY IEEE

47、；USE IEEE.STD_LOGIC_1164.ALL；,VHDL的预定义数据类型,实际的数字电路中，逻辑状态可能并不只有两种：逻辑和逻辑，这时位类型数据并不能精确模拟和表述一些电路逻辑状态。标准逻辑位类型是对标准位数据类型的扩展，共定义了种取值：U-未初始化的，X-强未知的，0-强0，1-强1，Z-高阻态，W-弱未知的，L-弱0，H-弱1， -忽略。,VHDL的预定义数据类型,由定义可见，STD_LOGIC是标准的BIT数据类型的扩展，共定义了9种值，这意味着，对于定义为数据类型是标准逻辑位STD_LOGIC的数据对象，其可能的取值已非传统的BIT那样只有0和1两种取值，而是如上定义的那样

48、有9种可能的取值。目前在设计中一般使用IEEE的STD_LOGIC标准逻辑的位数据类型，BIT型则很少使用。由于标准逻辑位数据类型的多值性，在编程时应当特别注意。因为在条件语句中，如果未考虑到STD_LOGIC的所有可能的取值情况，综合器可能会插入不希望的锁存器。,VHDL的预定义数据类型,程序包STD_LOGIC_1164中还定义了STD_LOGIC型逻辑运算符AND、NAND、OR、NOR、XOR和NOT的重载函数，以及两个转换函数，用于BIT与STD_LOGIC的相互转换。在仿真和综合中，STD_LOGIC值是非常重要的，它可以使设计者精确模拟一些未知和高阻态的线路情况。综合时，STD_

49、LOGIC型数据能够在数字器件中实现的只有其中的4种值，即“-”、“0”、“1”和“Z” ，高阻态和“-”忽略态可用于三态的描述。SIGNAL a : STD_LOGIC ;,VHDL的预定义数据类型,(6) 标准逻辑位矢量(STD_LOGIC_VECTOR)数据类型STD_LOGIC_VECTOR是定义在STD_LOGIC_1164程序包中的标准一维数组，数组中的每一个元素的数据类型都是以上定义的标准逻辑位STD_LOGIC。SIGNAL A STD_LOGIC_VECTOR(0 TO 7)；STD_LOGIC_VECTOR数据类型的数据对象赋值的原则是：同位宽、同数据类型的矢量间才能进行赋

50、值。,VHDL的预定义数据类型,(7) 字符(CHARACTER)数据类型 字符类型通常用单引号引起来，如A。字符类型区分大小写，如B不同于b。字符类型已在STANDARD程序包中作了定义。(8) 字符串(STRING)数据类型 字符串数据类型是由字符类型构成的数组。字符串必须用双引号标明。如：VARIABLE STRING_VARSTRING( TO )；STRING_VAR : “ABCD”；,VHDL的预定义数据类型,() 布尔(BOOLEAN)类型 布尔数据类型实际上是一个二值枚举型数据类型，它的取值有FALSE和TRUE两种。它不能用于算术运算，只能用于逻辑运算，和位数据之间可进行转