数字电子技术基础简明教程PPT课件第4章 触发器.ppt

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1、(4-1),肖合九 教授,数字逻辑电路,(4-2),第4章 触发器,(4-3),第4章 触发器,概述4.1 基本触发器4.2 同步触发器4.3 边沿触发器4.4 触发器的电气特性,(4-4),概 述,数字电路：分组合逻辑电路和时序逻辑电路两大类。组合逻辑电路的基本单元是门电路。时序逻辑电路的基本单元是触发器。,一、对触发器的基本要求 1、具有两个能自行保持的稳态0状态和1状态（0状态和1状态表征触发器的存储内容） 2、能够接收、保存和输出信号，即外加触发信号时，电路的输出状态可以翻转；在触发信号消失后，能将获得的新态保存下来。 二、触发器的现态和次态 现态Qn触发器接收输入信号之前的状态 次态

2、Qn+1触发器接收输入信号之后的状态 （现态Qn和次态Qn+1的逻辑关系是研究触发器工作原理的基本问题）,(4-5),从电路结构不同分1、基本触发器2、同步触发器3、边沿触发器,从逻辑功能不同分1、RS触发器2、JK触发器3、D触发器4、T触发器5、T触发器,三、触发器的分类,触发器,基本触发器,同步触发器,边沿触发器,输入信号直接加到输入端，是触发器的基本电路结构，是构成其他类型触发器的基础。,输入信号经过控制门输入，控制门受时钟信号CP控制。,只在时钟信号CP的上升沿或下降沿时刻，输入信号才能被接收。,(4-6),4.1 基本触发器,4.1.1 用与非门组成的基本触发器,信号输入端低电平有

3、效,一、电路组成和逻辑符号,用两个与非门交叉连接构成,电路组成,逻辑符号,(4-7),1,0,0,1,1 0,0,二、工作原理,(4-8),0,1,1,0,0 1,1,(4-9),1 1,不变,(4-10),0,0,1,1,？,0 0,不定,(4-11),Q = Q,“保持”,Q = 0,0 态,“置 0”或“复位” (Reset),Q = 1,1 态,“置 1”或“置位” (Set),1 态,0 态,信号同时撤消：,状态不定 (随机),总结：,1、,2、,3、,4、,(4-12),基本RS触发器的特性表,(4-13),基本RS触发器的特性表,基本RS触发器的简化特性表,(4-14),次态Qn

4、+1的卡诺图,特性方程,触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式,(4-15),状态图,描述触发器的状态转换关系及转换条件的图形称为状态图,0,1,1/,1/,10/,01/,(4-16),波形图,反映触发器输入信号取值和状态之间对应关系的图形称为波形图,置1,置0,置1,置1,置1,保持,不允许,不定,(4-17),(4-18),4.1.2 用或非门组成的基本触发器,用两个或非门交叉连接构成,电路组成,(4-19),或非门组成的基本RS触发器的状态转换表,R高电平有效置0,S高电平有效置1,(4-20),基本RS触发器的特点：,主要优点（1）结构简单，仅由两个与

5、非门或者或非门交叉连接构成。（2）具有置0、置1和保持功能，其特性方程为存在问题（1）电平直接控制，即由输入信号直接控制触发器的输出，电路抗干扰能力下降（2）R、S之间存在约束，即两个输入不能同时为高电平。,(4-21),4.1.3 集成基本触发器,EN1时工作 EN0时禁止,(4-22),作业题P273 题4.1,(4-23),一、填空题 1、按照电路结构和工作特点的不同，将触发器分成( )、( )和( )。 2、由与非门构成的基本RS触发器的特征方程为：( )；约束条件为：( )。 3、填写下表所示的RS触发器特性表中的Qn+1。 二、选择题 1、已知R、S是或非门构成的基本RS触发器输入

6、端，则约束条件为( )。 RS0 R+S1 RS1 R+S0 2、有1个与非门构成的基本RS触发器，欲使Qn+1Qn，则输入信号应为( )。 S0，R1 SR1 S1，R0 SR0,(4-24),一、填空题 1、按照电路结构和工作特点的不同，将触发器分成(基本触发器)、(同步触发器)和(边沿触发器)。 2、由与非门构成的基本RS触发器的特征方程为：( )；约束条件为：(RS=0)。 3、填写下表所示的RS触发器特性表中的Qn+1。二、选择题 1、已知R、S是或非门构成的基本RS触发器输入端，则约束条件为()。 RS0 R+S1 RS1 R+S0 2、有1个与非门构成的基本RS触发器，欲使Qn+

7、1Qn，则输入信号应为()。 S0，R1 SR1 S1，R0 SR0,(4-25),4.2 同步触发器,在数字系统中，如果要求某些触发器在同一时刻动作，就必须给这些触发器引入时间控制信号。 时间控制信号也称同步信号，或时钟信号，或时钟脉冲，简称时钟，用CP (Clock Pulse) 表示。 CP控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。 具有时钟脉冲CP控制的触发器称为同步触发器，或时钟触发器，触发器状态的改变与时钟脉冲同步。,(4-26),一、电路组成及工作原理,1. 电路及逻辑符号,曾用符号,国标符号,4.2.1 同步RS触发器,与非门G1、G2构成基本触发器，与非门G3、

8、G4是控制门，输入信号R、S通过控制门进行传送，CP称为时钟脉冲，是输入控制信号。,(4-27),2. 工作原理,从右上图所示电路可以看出，CP=0时控制门G3、G4被封锁，基本触发器保持原来状态不变。只有当CP1时控制门被打开后，输入信号才会被接收，而且工作情况与右下图所示的由与非门构成的基本RS触发器电路没有什么区别。因此，可列出特性表如下。,(4-28),特征方程,当 CP = 0,保持,当 CP = 1,对照由与非门构成的基本 RS 触发器的逻辑功能也可以得到上式的特征方程。,由特性表可列出特征方程如下。,从右图所示的电路也可以推导出特征方程。,(4-29),二、主要特点,1. 时钟电

9、平控制,CP =1期间触发器接收输入信号；CP =0期间触发器保持状态不变。与基本RS触发器相比，对触发器状态的转变增加了时间控制。多个这样的触发器可以在同一个时钟脉冲控制下同步工作，这给用户的使用带来了方便而且由于这种触发器只在CP =1时工作，CP =0时被禁止所以其抗干扰能力也要比基本RS触发器强得多。,2. RS 之间有约束,同步RS触发器在使用过程中，如果违反了RS0的约束条件，则可能出现下列四种情况： CP =1期间，若R=S=1，则将出现Q端和Q端均为高电平的不正常情况。 CP =1期间，若R、S分时撤销，则触发器的状态决定于后撤销者。,(4-30), CP =1期间，若R、S同

10、时从1跳变到0 则会出现竞态现象，而竞争结果是不能预先确定的。 若R=S=1时CP突然撤销，即从1跳变到0，也会出现竞态现象，而竞争结果是不能预先确定的。,(4-31),一、电路组成及工作原理,（CP = 1期间有效）,4.2.2 同步D触发器,在同步RS触发器的基础上，增加了反相器G5，通过它把加在S端的D信号反相后送到了R端。如右图。,(4-32),1、时钟电平控制，无约束问题在CP=1期间，若D=1，则Qn+1=1；若D=0，则Qn+1=0，即根据输入信号D取值不同，触发器既可以置1，也可以置0。由于电路是在同步RS触发器基础上经过改进得到的，所以约束问题不存在。2、 CP=1时跟随，下

11、降沿到来时才锁存CP=1期间，输出端随输入端的变化而变化；只有当CP脉冲下降沿到来时才锁存，锁存的内容是CP下降沿瞬间D的值。,二、主要特点,(4-33),三、集成同步 D 触发器,1. TTL：74LS375,(4-34),2. CMOS：CC4042,POL1时，CP1有效，锁存的内容是CP下降沿时刻D的值；POL0时，CP0有效，锁存的内容是CP上升沿时刻D的值。,(4-35),特性表,真值表,(4-36),状态图,波形图,同步D触发器的特性方程：,CP=1，Q跟随D变化；CP下降沿锁存。,(4-37),集成同步D触发器引脚图,CP1、2,CP3、4,POL1时，CP1有效，锁存的内容是

12、CP下降沿时刻D的值；POL0时，CP0有效，锁存的内容是CP上升沿时刻D的值。,(4-38),作业题P274 题4.2 题4.3,(4-39),(4-40),(4-41),边沿触发器是利用时钟脉冲的有效边沿（上升沿或下降沿）将输入的变化反映在输出端，而在CP=0及CP=1不接收信号，输出不会误动作。 边沿触发器CP脉冲上升沿或下降沿进行触发。 正边沿触发器CP脉冲上升沿触发。 负边沿触发器CP脉冲下降沿触发。 边沿触发方式，可提高触发器工作的可靠性，增强抗干扰能力。,4.3 边沿触发器,(4-42),4.3.1 边沿D触发器,一、电路组成及工作原理,(4-43),（1）CP0时，门G7、G8

13、被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。（2）CP1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP1期间始终都有Qm=D。,二、工作原理,(4-44),（3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。（4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。 综上所述，边沿D触发器的特性方程为：,边沿D触发器没有一次变化问题。,(4-45),

14、三、异步输入端的作用,1、同步输入端与异步输入端 带有异步输入端的边沿D触发器的逻辑电路图和逻辑符号如图所示。 D叫做同步输入端。 、 叫做异步输入端，当 0时，触发器被复位到0状态；当 0时，触发器被置位到1状态。,(4-46),(4-47),(4-48),二、集成边沿D触发器,注意：CC4013的异步输入端RD和SD为高电平有效。,(4-49),三、边沿D触发器的主要特点 1、CP边沿（上升沿或下降沿）触发 在CP脉冲上升沿（或下降沿）时刻，触发器按照特性方程Qn+1=D的规定转换状态，实际上是加在D端的信号被锁存起来，送到输出端。 2、抗干扰能力强 因为只在触发沿甚短的时间内触发，其他时

15、间输入信号对触发器不起作用，保证信号的可靠接收。 3、只具有置1、置0功能 在某些情况下，使用起来不够方便。,(4-50),波形图,(4-51),波形图,(4-52),如右图所示在边沿D触发器的基础上，增加三个门G1、G2、G3，把输出Q馈送回G1、 G3便构成了边沿JK触发器。,4.3.2 边沿JK触发器,一、电路组成及其工作原理,逻辑符号如下图所示。,(4-53),1、D的逻辑表达式,CP下降沿时刻有效,二、工作原理,2、特性方程 将上式代入边沿D触发器的特性方程，可以得到：,(4-54),二、集成边沿JK触发器,74LS112为CP下降沿触发，其异步输入端RD和SD为低电平有效。CC40

16、27为CP上升沿触发，且其异步输入端RD和SD为高电平有效。,注意,(4-55),1、CMOS边沿JK触发器CC4027,CC4027的特性表,(4-56),2、TTL边沿JK触发器74LS112,74LS112的特性表,(4-57),三、边沿JK触发器的主要特点 1、CP边沿（上升沿或下降沿）触发 在CP脉冲上升沿（或下降沿）时刻，触发器按照特性方程的规定转换状态，其他时间里，J、K不起作用。 2、抗干扰能力强 因为只在触发沿甚短的时间内触发，其他时间输入信号对触发器不起作用，保证信号的可靠接收。 3、功能齐全，使用灵活方便 具有置1、置0、保持、翻转四种功能。,(4-58),4.3.3 边

17、沿触发器的功能分类、功能表示方法及转换,一、边沿触发器逻辑功能分类 1、JK触发器 凡具有保持、置1、置0、翻转功能的电路都称为JK型时钟触发器，简称JK触发器。,(4-59),CP下降沿(或上升沿)有效,特性表,特性方程,(4-60),特性表,CP下降沿(或上升沿)时刻有效,特性方程,2、D型触发器 凡具有置1、置0功能的电路都称为D型时钟触发器，简称D型触发器或D触发器。,(4-61), 逻辑符号, 特性表, 特性方程,凡具有保持、翻转功能的电路，即当T=0是保持状态不变，T=1时翻转的电路，都称为T型时钟触发器，简称T型触发器或T触发器。,3、T型触发器,CP下降沿(或上升沿)有效,(4

18、-62),T触发器特性方程：,与JK触发器的特性方程比较，得：,JK触发器T触发器,(4-63),D触发器T触发器,(4-64), 特性表, 特性方程,CP下降沿(或上升沿)有效,3、T型触发器 凡是每来一个时钟脉冲就翻转一次的电路，都称为T型时钟触发器。, 逻辑符号,(4-65),与JK触发器的特性方程比较，得：,JK触发器T触发器,T触发器的特性方程：,变换T触发器的特性方程：,(4-66),D触发器T触发器,(4-67),二、边沿触发器逻辑功能表示方法 触发器逻辑功能的表示方法有特性表、卡诺图、特性方程、状态图和时序图5种。 1、特性表、卡诺图和特性方程 （1）特性表（真值表） 以表格形

19、式描述触发器的逻辑功能。 （2）卡诺图 表达构成次态的各个最小项在逻辑上的相邻性。 （3）特性方程 用逻辑表达式概括触发器的逻辑功能。,(4-68),D触发器,JK触发器,2、状态图和时序图 （1）状态图 表示触发器的状态转换关系及转换条件。,(4-69),以CP下降沿触发的JK触发器为例,（2）时序图 反应时钟脉冲CP、输入信号和触发器状态之间在时间上的对应关系。,(4-70),4.4 触发器的电气特性,4.4.1 静态特性,一、CMOS 触发器,由于 CMOS 触发器的输入、输出以 CMOS反相器作为缓冲级，故特性与 CMOS 反相器相同，不赘述。,二、TTL 触发器,与 TTL 反相器相

20、同，不赘述。,(4-71),4.4.2 动态特性,一、输入信号的建立时间和保持时间,(一) 建立时间 tset,指要求触发器输入信号 先于 CP 信号的时间。,(二) 保持时间 th,指保证触发器可靠翻转， CP 到来后输入信号需保持的时间。,边沿 D 触发器的 tset 和 th 均在 10 ns 左右。,(4-72),二、时钟触发器的传输延迟时间,(一) tPHL,为输出端由高电平变为低电平的传输延迟时间。,TTL 边沿 D 触发器7474， tPHL 40 ns。,(二) tPLH,为输出端由低电平变为高电平的传输延迟时间。,7474， 25 ns。,三、时钟触发器的最高时钟频率 fma

21、x,由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。,7474， fmax 15 MHz。,(4-73),作业题P274 题4.4 题4.5,(4-74),一、填空题 1、边沿触发器具有共同的动作特点，即触发器的次态仅取决于CP信号的( )或( )到达时输入的逻辑状态，而在这时刻之前或之后，输入信号的变化对触发器输出的状态没有影响。 2、边沿JK触发器的特性方程为( ) 。 3、触发器逻辑功能的表示方法有( )、( )、 ( )、( )和( )5种。 二、选择题 1、JK触发器欲在CP作用后保持原状态，则JK的值是( )。 JK11 JK10 JK01 JK00 2、 P255

22、图4.3.5所示边沿JK触发器是在CP的( )触发的。 上升沿 下降沿 高电平 低电平,(4-75),一、填空题 1、边沿触发器具有共同的动作特点，即触发器的次态仅取决于CP信号的(上升沿)或(下降沿)到达时输入的逻辑状态，而在这时刻之前或之后，输入信号的变化对触发器输出的状态没有影响。 2、边沿JK触发器的特性方程为( ) 。 3、触发器逻辑功能的表示方法有(特性表)、(卡诺图)、 (特性方程)、(状态图)和(时序图)5种。 二、选择题 1、JK触发器欲在CP作用后保持原状态，则JK的值是()。 JK11 JK10 JK01 JK00 2、P255图4.3.5所示边沿JK触发器是在CP的()触发的。 上升沿 下降沿 高电平 低电平,(4-76),