第8章数字集成电路晶体管级设计课件.ppt

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1、集成电路设计技术与工具,第八章 数字集成电路晶体管级设计,基本要求,掌握数字集成电路晶体管级设计的设计流程和电路仿真类型；掌握数字标准单元库的原理和库单元的设计；掌握焊盘输入单元、输出单元和双向三态单元的设计。,内容提要,8.1 引言8.2 设计流程8.3 电路仿真8.4 版图设计8.5 设计举例8.6 数字电路标准单元库简介8.7 焊盘输入输出单元,8.1 引言,数字集成电路是处理数字信号的集成电路。（数字信号：时间及幅度离散。幅度，通常取两电平。）数字集成电路设计主要考虑：电路的信号传输速度、信号的延迟、信号的同步处理和异步处理、信号的冲突等问题。与模拟集成电路相比，由于数字集成电路设计更

2、侧重于电路的集成度、工作速度、功耗和噪声容限等性能指标。数字集成电路晶体管级设计主要就是设计数字集成电路中的非门、与非门和或非门等基本单元。 VLSI vs.小规模 vs.超高速,数字集成电路的基本电路按有源器件来分类，可分为双极型晶体管（Bipolar Transistor）和场效应晶体管(FET)两大类。由双极型晶体管构成的电路类型包括晶体管逻辑（TTL：Transistor-Transistor-Logic）和射极耦合逻辑（ECL：Emitter-Coupled-Logic）。由场效应晶体管构成的电路类型分为增强/耗尽（E/D）型NMOS、CMOS以及由砷化镓的金属半导体FET（MESF

3、ET）和高电子迁移率晶体管（HEMT）等构成的逻辑电路。,8.2 设计流程,图8.1给出了数字集成电路晶体管级设计的一般流程，图中各框图内容分别如下。 与模拟设计流程比较：基本设计流程相似。不需要进行过于繁琐的参数值估算；通常取最小柵长。,图8.1 数字集成电路设计流程图,8.2 设计流程,1）给定逻辑功能及指标 电路逻辑功能指的是电路最终要达到的用户需求目标。指标指的是电路要达到的性能，包括速度、功耗和芯片面积。其中速度是指电路能够可靠工作时的最高数据比特率。电路功耗有两种，一种是静态功耗，另一种是动态功耗。对于集成度大的电路，电路中每一器件的功耗设计得越小越好。电路的物理版图尺寸决定芯片的

4、面积大小，因此尽可能采用最小的工艺尺寸来减小芯片面积。,2）晶体管级门电路实现 明确了要求实现的逻辑功能后，就可以用晶体管来实现具有CMOS互补逻辑结构的非门、与非门和或非门等基本逻辑单元，实现要求的逻辑功能。3）电路仿真 对于构造好的晶体级电路，可以通过Hspice等软件工具进行电路级仿真，以验证设计的晶体管级电路结构是否满足要求的逻辑功能。,4）版图设计与验证 完成电路仿真后，就可以根据选用工艺的版图设计规则按晶体管级的电路连接关系进行版图设计和DRC、LVS等版图验证。5）流片和封装测试 版图验证通过后，就可以根据最后的版图形成GDS-II文件送到晶圆制造公司进行流片。 流片之后的各基本

5、逻辑单元经过在晶圆测试，满足性能指标后，可以作为标准单元为更高层次的数字集成电路设计服务；也可以进行封装测试，作为独立的模块使用。,8.3 电路仿真,数字电路是大信号、高度非线性的电路，因此其仿真内容主要涉及直流分析（.DC）、瞬态分析（.TRAN）和温度扫描分析（.TEMP）等少数几项功能，分别介绍如下。,1）直流特性分析 用来检验电路的静态逻辑功能是否正确，由电路漏电流引起的静态功耗有多大，或者是通过直流扫描分析输出电压与输入电压关系曲线等。（与模拟IC设计的区别）2）瞬态特性分析 瞬态特性分析主要是指时域波形分析。数字集成电路通过在输入端加阶跃信号或脉冲信号，根据瞬态仿真结果得到电路的信

6、号波形的逻辑关系、延迟时间、上升时间、下降时间等性能指标，它是一种非线性时域分析。,3）温度扫描分析 温度扫描分析是指在进行直流和瞬态分析等电路分析时，设置不同的工作温度，检验温度变化引起器件参数变化后对电路性能的影响。 此外，与模拟集成电路晶体管级仿真一样，数字集成电路晶体管级仿真也要做工艺角仿真，以检验工艺制造过程中引起的器件参数变化对逻辑单元性能的影响。,8.4 版图设计,与模拟集成电路晶体管级设计一样，版图设计也是数字集成电路晶体管级设计流程中的一个关键环节。 在数字集成电路版图布局和布线设计中，则注重其单元版图设计的规整性，通常将各单元版图设计成等高不等宽的结构，并且其电源和地线保持

7、等高度和等宽度，以便于其作为标准单元库在更高层次进行数字集成电路设计时的自动布线。 与模拟版图设计关注点的不同,版图寄生器件引起闩锁效应（Latch-up）是设计CMOS电路版图必须重视的一个问题。以左图（a）所示的CMOS反相器为例讨论这一问题。图（b）所示的是该反相器版图的剖面示意图，其等效电路如图（c）所示，图中的RS、Rw为衬底和P阱的体电阻。这两个寄生三极管构成了一种PNPN的四层可控硅（silicon-controlled rectifier ，SCR)结构。,8.4.1 CMOS电路版图中的闩锁效应,CMOS电路中的寄生PNPN结构,8.4.1 CMOS电路版图中的闩锁效应,SC

8、R结构伏-安特性曲线,在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。 在一定的外界因素触发下，例如由电源端或输出端引入一个大的脉冲干扰，或者受射线的瞬时辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。 只要外部信号源或者VDD和VSS能够提供大于维持电流IH的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象。,产生闩锁的基本条件有三个：（1）外界因素使两个寄生三极管的EB结处于正向偏置；（2）两个寄生三极管的电流放大倍数乘积 ；（具体推倒过程见课本183-184）

9、（3）电源所提供的最大电流大于寄生可控硅导通所需要的维持电流IH。,b1b21,抑制闩锁效应有多项技术，其中最有效的办法就是减小寄生电阻RS和RW。 如果这两个电阻为零，则寄生三极管Q1和Q2永远不会打开。由右图可知，这两个电阻的阻值依赖于阱连接和衬底连接之间的距离。阱连接和衬底连接之间的距离不但要近，而且接触孔的数目要多。在PMOS管和NMOS管之间放置尽可能多的衬底连接和阱连接，能大大减小寄生电阻的阻值，有效抑制闩锁。,抑制闩锁效应的技术,8.4.2 CMOS数字集成电路版图设计,下面将以CMOS反相器为例，讨论一般意义上CMOS基本逻辑门的物理版图，以研究物理结构对电路性能的影响。在下图

10、所示的CMOS反相器的电路图中，各器件端点间所画的线表示连线。在物理版图中，必须关心不同连线层之间物理上的相互关系。根据制造工艺，知道N型MOS管的源区和漏区是N型扩散区；而P型MOS管的源区和漏区是P型扩散区。因此，在物理结构上必须有一种实现两种不同类型漏极之间连接的简单方法。假如工艺上不能做隐埋孔接触，边条连线就必须采用金属线。,用版图符号表示为图8.4（b）所示的反相器的局部符号电路版图。按同样的道理，可以用金属线和接触孔制作接到电源VDD和地（VSS）的简单连线，如图8.4（c）所示。图8.4（d）画出了最后的符号电路版图。（polysilicon?）,图8.4反相器电路图到符号电路版

11、图的转换：（a）电路图，（b）漏极连线，（c）电源与地线连线，（d）输入与输出连线,图8.4（d）所示的符号电路版图转换成物理版图，如图8.5（a）所示。该符号电路版图还可以转换成图8.5（b）所示的另一种物理版图。,8.4.2 CMOS数字集成电路版图设计,图8.5 反相器版图的两种基本结构：垂直走向（a）和水平走向（b）MOS管结构,8.4.2 CMOS数字集成电路版图设计,（a）金属线从管子中间穿过的水平走向MOS管结构 （b）金属线从管子上下穿过的走向MOS管结构（c）有多晶硅线穿过的垂直水平走向MOS管结构图8.6 有互连线穿过反相器版图的三种结构,在版图设计过程中，CMOS反相器还

12、可以有其他不同的版图拓扑结构。如图8.6（a）、 8.6（b）、8.6（c）所示。,olysilicon? 几层？,大尺寸的反相器通常由许多个较小的反相器并联组成，各个源区和漏区用一些接触孔和金属线连接在一起，以减小大MOS管的源-漏电阻，如图8.7（a）所示。另外，如图8.7（b）所示，背靠背地放置MOS管，合并邻近的扩散区，可得到更小的漏区电容。采用图8.7（c）所示的“星状”连接，可使漏区电容进一步减小,图8.7 并联反相器版图：（a）直接并联，（b）共用漏区，（c）星状连接,8.4.2 CMOS数字集成电路版图设计,边沿D触发器的晶体管级电路图及版图,8.4.2 CMOS数字集成电路版

13、图设计,A,C,C,B,A,B,与非门和或非门电路,1）工作原理 二输入与非门和二输入或非门晶体管级电路原理图如图8.12所示。,（a） （b）图8.12 二输入与非门（a）和二输入或非门（b）CMOS晶体管级电路,2）与非门和或非门电路的设计 大多数的逻辑门电路均可通过等效反相器进行设计，所谓等效反相器设计，实际上就是根据晶体管的串并联关系，再根据等效反相器中相应晶体管的尺寸，直接获得与非门中各晶体管的尺寸的设计方法。,8.5.2 与非门和或非门电路,归结起来，对具有n个输入端的与非门 电路，其中各MOS管的尺寸计算方法为：（1）将与非门中的n个串联NMOS管等效为反相器中的NMOS管，将n

14、个并联的PMOS管等效为反相器中的PMOS管；（2）根据开关时间和有关参数的要求计算出等效反相器中的NMOS管与PMOS管的宽长比；,（3）考虑到NMOS管是串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小n倍，亦即它们的宽长比必须是反相器中的NMOS管的宽长比的n倍；（4）为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与反相器中PMOS管相同。 同理，对或非门也可以采用类似的方法计算各MOS管尺寸。,3）版图实现 根据CMOS数字集成电路版图设计基本方法，可以将图8.12（a）所示的两输入端与非门晶体管级电路图直接转换成图8.13（a

15、）所示的版图结构。如果将MOS管设计成水平走向，便可得到图8.13（b）所示的版图。,与非门和或非门电路,（a）按电路图转换 （b）MOS管水平走向设计图8.13 与非门的版图,8.5.2 与非门和或非门电路,图8.14给出了两种不同结构的两输入端或非门的版图。,（a）输入向左引线 （b）输入向上引线图8.14 或非门版图,8.5.3 CMOS传输门和开关逻辑,1）工作原理 MOS器件是一个典型的开关。当开关打开的时候，就可以进行信号传输，这时将它们称为传输门。与普通MOS电路的应用有所不同的是，在MOS传输门中，器件的源端和漏端位置随传输的是高电平或是低电平而发生变化，并因此导致VGS的参考

16、点源极位置发生相应的变化。判断源极和漏极位置的基本原则是电流的流向，对NMOS管，电流从漏极流向源极；对PMOS管，电流从源极流向漏极。为防止发生PN结的正偏置，NMOS的P型衬底接地，PMOS的N型衬底接VDD。,8.5.3 CMOS传输门和开关逻辑,CMOS传输门如图8.15所示。,（a） （b） （C）图8.15 CMOS传输门：（a）晶体管级电路，（b）符号，（c）版图,8.6 数字电路标准单元库简介,前面仅仅介绍了几种最基本的数字逻辑单元的晶体管级设计，实际上，设计一个大规模的数字集成电路需要一系列的基本单元，这些基本单元包括了不同输入、不同速度以及不同驱动能力等具有多种性能的单元电

17、路。所以，集成电路制造厂通常都有事先设计并验证的由几百个单元组成了单元库。数字电路标准单元库的设计都是在晶体管级进行的。单元库中可能包括触发器、全加器等功能模块。,8.6.1 基本原理,单元库设计的基本思想：将各种人工设计好的、成熟的、优化的、版图等高的功能模块存储在一个单元数据库中。用户根据设计要求，将电路分成各种模块的连接组合，通过调用单元库中已经设计好的标准单元来实现整个电路系统。,图8.21 基于标准单元的IC设计流程图,8.6.1 基本原理,数字电路标准单元一般都是通过基于晶体管级的全定制设计实现的，包括了各种逻辑门、触发器以及ALU等多种类型的功能模块，每类都有一定的功能范围。 1

18、）逻辑门（如与门、与非门、或非门等） 2）驱动器 3）多路转换器 4）触发器 5）锁存器和移位寄存器 6）缓冲单元 此外，还包括驱动电平转换电路、I/O保护电路和输入、输出焊盘等。,8.6.2 库单元设计,对于标准单元设计EDA系统而言，标准单元库应包含以下三个方面的内容： 1）逻辑单元符号库与功能单元库 逻辑单元符号库包含各种标准单元的名称、逻辑单元的符号，并标有输入输出及控制端。功能单元库是在标准单元版图确定后，从中提取了分布参数并由EDA软件进行模拟得到的电路单元性能，并将电路单元的功能描述成电路逻辑模拟与时序模拟所需要的功能库形式。,8.6.2 库单元设计,2）拓扑单元库 拓扑单元库是

19、版图主要特性的抽象表达，它去掉了版图内部的具体细节，但包括版图单元的宽度、高度、输入输出端口和控制端口的位置。拓扑单元库保持了单元的主要特征，用它来进行标准单元的布局布线，可大大减少设计处理的数据量，提高版图设计效率。 3）版图单元库 版图单元与工艺直接相关，是标准单元库设计者根据工艺制造厂提供的几何设计规则精心设计的全手工版图，并以标准版图数据格式存储在计算机内，可供使用者直接调用。,8.6.2 库单元设计,标准单元库中的版图单元具有以下特性：（1）各版图单元可以有不同的宽度，但必须具有相同的高度；（2）单元的电源线和地线通常安排在单元的上下端，从单元的左右两侧同时出线，电源、地线在两侧的位

20、置要相同，线的宽度要一致，以便单元间电源、地线的对接。同时，阱连接和衬底连接应该放在电源线和地线的下面。（3）单元的输入/输出端常安排在与电源和地线垂直的位置；,8.6.2 库单元设计,图8.22给出了一个简单反相器的逻辑符号、单元拓扑和单元版图。,（a） （b） （c）,图8.22 反相器单元库示例：（a）逻辑符号，（b）单元拓扑，（c）单元版图,8.7 焊盘输入输出单元（I/O PAD）,任何一种集成电路的版图结构都需要焊盘输入/输出模块（I/O PAD）与芯片外部进行连接。与其他标准单元相同，这些I/O PAD通常也具有等高不等宽的外部形式，各模块的电源、地线的宽度和相对位置仍是统一的，

21、以便对接。所不同的是，I/O PAD单元的引线端位于单元的一边（位于靠近内部阵列的一边）。由于其外部形状的规则性，所以，输入、输出或双向单元属于标准单元的范畴，它们是标准单元的内容之一。,8.7 焊盘输入输出单元（I/O PAD）,通常将IC的内容结构和外部信号接口分开进行设计。 I/O 功能模块的作用：对外驱动、内外隔离、输入保护或其他接口功能。 I/O PAD通常可分为：输入模块、输出模块、输入/输出双向模块。,在一个I/O单元中通常有多条供电轨线。I/O单元成环形布置在芯片的外围。,标准输入输出单元,VDD,VSS,VDD,VSS,ESD supply,driver supply,pad

22、,I/O pad at the top,I/O pads surrounding the chip with their power rail,8.7.1 输入单元,输入单元主要承担对内部电路的保护，一般认为外部信号的驱动能力足够大，输入单元不必具备再驱动功能。因此，输入单元的结构主要是输入保护电路。 因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因（如触摸），感应的电荷无法很快泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅极与衬底之间产生非常高的场强。该场强如果超过栅氧化层的击穿极限，将发生栅极击穿，使MOS器件失效。（天线效应）,8.7.1 输

23、入单元,为防止器件被击穿，必须为这些电荷提供“泄放通路”，也就是输入保护电路。输入保护电路分为单二极管、电阻结构和双二极管、电阻结构两种。输入保护电路实际上就是通过二极管将输入端信号钳制在一定的范围内。当电荷所产生的电压超出了限制范围，就被钳制在限定的范围内。当然，如果输入的信号超出了这个范围，同样也会被钳制。保护电路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值一般为500。,8.7.1 输入单元,图8.23是一种单二极管、电阻结构的保护电路和版图形式。 图8.24是一种双二级管、电阻结构的保护电路和版图形式。,图8.23 单二极管、电阻保护电路 图8.24双二极管、电阻保护

24、电路,8.7.2 输出单元,输出单元的主要任务是提供一定的驱动能力，防止内部逻辑过负荷而损坏。另一方面，输出单元还承担了一定的逻辑功能，单元具有一定的可操作性。与输入单元相比，输出单元的电路形式比较多。 1）反相输出I/O PAD（1）保证提供驱动能力的版图设计考虑 反相输出就是内部信号经反相后输出。这种反相器除了完成反相的功能外，另一个主要作用是提供一定的驱动能力。,8.7.2 输出单元,图8.25 P阱硅栅CMOS反相输出I/O PAD,图8.25是一种P阱硅栅CMOS结构的反相输出单元。由版图可见，构成反相器的NMOS管和PMOS管的尺寸比较大，因此具有较大的驱动能力。,8.7.2 输出

25、单元,图8.26是将金属铝引线去除后的版图形式，通过这个图可以清楚的看到器件的并联结构和重掺杂隔离环的结构。,图8.26 去铝后的反相器版图,多叉指结构；多晶硅柵双端互联。采用了P+和N+隔离环，抑制闩锁效应。,8.7.2 输出单元,图8.27给出了一个大尺寸NMOS管的版图和剖面结构图（注：该NMOS管的源端接地）。,图8.27 大尺寸NMOS管版图结构和剖面图,8.7.2 输出单元,对于需要大面积接触的区域，在设计引线孔时，为减轻工艺加工时的大小尺寸匹配的难度，也为了避免大面积接触可能引起的金属熔穿掺杂区的情况发生，通常采取多个接触孔代替一个大的接触孔的方案。此外，在输入/输出单元的设计中

26、，为了形成衬底的电位接触区，并吸收掉衬底中PN结的反向漂移电流，从而抑制可控硅效应的触发，通常都要设计重掺杂隔离环并连接到电源（N+环）或地（P+环）。在图8.24、图8.25和图8.27所示的版图中都采取了这些的措施。,8.7.2 输出单元,（2）考虑前级驱动能力的版图设计 当考虑输出单元的速度性能时，这些大尺寸器件、电路的设计就必须考虑前级的驱动问题。为了在不增加内部电路的负载的条件下获得大的输出驱动，可以采用奇数级的反相器链结构，如图8.28所示。为满足延时特性的要求，各反相器之间尺寸应满足一定的比例要求。,图8.28 反相器链驱动结构,8.7.2 输出单元,如果一个内部反相器能够在规定

27、的时间内将一个与其相同的反相器驱动到规定的电压值，假设反相器的输入电容等于Cg，则当驱动一个输入电容为fCg的反相器达到相同的电压值所需的时间为f。如果负载电容CL和Cg的比值CL/Cg = Y时，则直接用内部反相器驱动该负载电容所产生的总延迟时间为ttol = Y。,如果采用反相器链的驱动结构，器件的尺寸逐级放大f倍，则每一级所需的时间都是f，N级反相器需要的总时间是Nf。由于每一级的驱动能力放大f倍，N级反相器的驱动能力就放大了fN倍，所以fNY。对此式两边取对数，得 （8.13）,反相器链的总延迟时间为,（8.14）,8.7.2 输出单元,8.7.2 输出单元,理论计算表明，当f = e

28、时，反相器链的延迟时间最小，等于 ，此时的反相器链的级数NlnY。当然，实际设计中必须取整。 通过比较 和 ，可以看到直接驱动与反相器链驱动大电容负载时的差异，图8.29给出了 和Y 进行计算的一些结果。图中，当采用内部反相器直接驱动负载时，总延迟时间和Y是线性关系 （图中的45斜线）。当采用反相器链驱动负载时，假设反相器尺寸放大比例f分别为1.5、2.7、5、10、 15，则各反相器链总延迟时间函数如图中的对数曲线所示。,8.7.2 输出单元,图8.29 直接驱动和反相器链驱动负载时的延迟时间曲线,8.7.2 输出单元,2）同相输出I/O PAD 同相输出实际上就是“反相反相”，即采用偶数级

29、的反相器链。3）三态输出I/O PAD 三态输出是指单元除了可以输出“0”、“1”逻辑外，还可高阻输出，即具有三种输出状态。同样，三态输出的正常逻辑信号也可分为反相输出和同相输出。,8.7.2 输出单元,图8.30是一个同相三态输出模块的电路结构。 如果在这个电路的数据端加上一个反相器，即可构成反相输出的三态输出单元。,图8.30 同相三态输出模块电路结构,8.7.2 输出单元,图8.31给出了同相三态输出电路的版图。,8.7.2 输出单元,4）漏极开路输出单元 图8.32给出了两种漏极开路结构的输出单元，其中（a） 图的内部控制信号是通过反相器反相控制NMOS管工作的方式，（b）图是同相控制

30、的方式。,（a）反相控制方式（b）同相控制方式,图8.32 漏极开路输出单元,8.7.2 输出单元,要使这样的漏极开路结构具备完整的逻辑运算功能，必须由外电路提供电流通路。所以在总线方式下，连接这种输出单元的总线必须接有“上拉电阻”，如图8.33所示。,图8.33 漏极开路结构实现的线逻辑,8.7.2 输出单元,由于是通过外部连线实现的逻辑，故被称为“线逻辑”。图8.33所示的电路结构的逻辑表达式可写为,（8.15）,各集成电路相关单元的内部信号实现与运算，这种操作,被称为“线与”。,8.7.2 输出单元,除了NMOS管漏极开路的结构外，也可以设计PMOS管漏极开路的输出单元结构，或者是同时具

31、备NMOS管漏极开路和PMOS管漏极开路等结构。例如，在图8.30所示的三态输出单元中，将与控制信号“C”连接的反相器去除，直接用C信号同时控制与非门和或非门，当C1时，不论D信号是什么逻辑值，M2都被截止，电路处于反相器控制PMOS管漏极开路结构，类似于图8.32（a）结构，只不过控制的是PMOS管；如果C0，则PMOS管始终截止，单元与图8.32（a）相同。,8.7.3 输入/输出双向三态单元,在许多应用场合，需要某些数据端同时具有输入、输出的功能，甚至还要求单元具有高阻状态。图8.34是一个输入、输出双向三态的I/O PAD单元电路，该单元有两个控制端和一个数据端。,图8.34 输入、输出双向三态电路原理图,小结,本节分别介绍了数字集成电路晶体管级设计的设计流程、电路仿真和版图设计，并给出了CMOS基本逻辑门反相器、与非门、或非门和传输门的晶体管级电路设计和版图的设计实例，介绍了数字电路标准单元库的基本概念和焊盘输入输出单元设计。,