存储器和阵列结构设计汇总课件.ppt

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1、超大规模集成电路基础2012存储器和阵列结构设计,许晓琳 ()电子科学与应用物理学院合肥工业大学,存储器和阵列结构设计. 2,本章重点,存储器的分类和结构只读、非易失性及读写存储器的数据存储单元外围电路灵敏放大器、译码器、驱动器和时序产生器存储器设计中的功耗和可靠性问题,存储器和阵列结构设计. 3,12.1 引言,密集的数据存储电路是数字电路或系统设计者的主要考虑之一将存储单元组成大的阵列，这可以使外围电路的开销最小并增加存储密度本章的意义在于它应用了大量前几章中介绍过的电路技术存储器设计可以看成一个高性能、高密度和低功耗电路的设计实例,存储器和阵列结构设计. 4,12.1.1 存储器分类,时

2、序参数读出时间/写入时间/读周期/写周期,存储器和阵列结构设计. 5,半导体存储器分类,Read-Write Memory,Non-VolatileRead-WriteMemory,Read-Only Memory,EPROM,E,2,PROM,FLASH,Random,Access,Non-Random,Access,SRAM,DRAM,Mask-Programmed,Programmable (PROM),FIFO,Shift Register,CAM,LIFO,存储器和阵列结构设计. 6,12.1.2 存储器总体结构和单元模块,Word 0,Word 1,Word 2,Word,N,2,

3、2,Word,N,2,1,Storage,cell,M,bits,M,bits,N,words,S,0,S,1,S,2,S,N,2,2,A,0,A,1,A,K,2,1,K,5,log,2,N,S,N,2,1,Word 0,Word 1,Word 2,Word,N,2,2,Word,N,2,1,Storage,cell,S,0,Input-Output,(,M,bits),Intuitive architecture for N x M memoryToo many select signals:N words = N select signals,Input-Output,(,M,bits),

4、Decoder,存储器和阵列结构设计. 7,存储阵列,Problem: ASPECT RATIO or HEIGHT WIDTH,Amplify swing to,rail-to-rail amplitude,Selects appropriate,word,存储器和阵列结构设计. 8,层次化的存储结构,优点：1、本地字线和位线的长度较短2、快地址只用来激活被寻址的块节省功耗,存储器和阵列结构设计. 9,Subglobal row decoder,Global row decoder,Subglobal row decoder,Block 30,Block 31,128 K Array Blo

5、ck 0,Block 1,Local row decoder,Hirose90,例12.2 层次化的存储结构,存储器和阵列结构设计. 10,CAM存储器,支持3种工作模式：读、写和匹配,存储器和阵列结构设计. 11,存储器时序,DRAM 时序多路分时寻址技术,SRAM 时序自定时技术,存储器和阵列结构设计. 12,12.2 存储器内核,只读存储器NOR ROM / NAND ROM非易失性读写存储器EPROM / EEPROM / Flash读写存储器SRAM / DRAM,存储器和阵列结构设计. 13,12.2.1 只读存储器,工作原理 优缺点比较,图12.9 ROM的1和0单元的不同实现方

6、式,存储器和阵列结构设计. 14,思考题12.1 MOS NOR ROM阵列确定图12.10的ROM中存放在地址0、1、2和3处的数据值注意：图中如何使电源线在相邻单元之间共享而减少了它们的用量,存储器和阵列结构设计. 15,思考题12.2 MOS NOR ROM存储器阵列确定图12.11的ROM中存放在地址0、1、2和3处的数据值,存储器和阵列结构设计. 16,ROM存储器编程,存储单元和上拉晶体管尺寸的问题噪声容限换取性能ACTIVE和CONTACT编程方式的比较,Cell,注意在布线GND信号时采用了扩散区,存储器和阵列结构设计. 17,单元的大部分面积用于位线接触和接地连接解决方案：采

7、用不同的存储器结构,思考题12.31 MOS NAND ROM确定图12.13的ROM中存放在地址0、1、2和3处的数据值,存储器和阵列结构设计. 18,NAND结构的主要优点,(a) 采用Metal-1层编程 (b) 采用降低阈值注入,Cell,存储器和阵列结构设计. 19,思考题12.3 NOR和NAND ROM的电压摆幅假设图12.12和图12.14中的版图采用我们标准的0.25m CMOS工艺实现， 确定PMOS上拉器件的尺寸使最坏情况下VOL1.5V(VDD=2.5V)。这相当于字线摆幅为1V。确定88和512512阵列的值1. NOR ROM因为每次最多只有一个晶体管可以导通，所以

8、VOL的值与阵列尺寸无关，也与阵列编程无关。所要求的PMOS器件的尺寸(W/L)p=5.242. NAND ROM由于是串联链， VOL的值与存储器尺寸(行数)及编程都有关对于(88)阵列：=0.49对于(512512)阵列：=0.0077所以，NAND ROM很少用于8行或16行以上的阵列中,存储器和阵列结构设计. 20,思考题12.4 字线和位线的寄生参数考虑512512阵列的情形1. NOR ROM 字线寄生参数 线电容和栅电容 线电阻(多晶硅) 位线寄生参数 电阻不起作用(铝线) 漏电容和栅漏电容,ROM的瞬态性能瞬态响应的定义存储阵列的大部分延时来自互连寄生参数,存储器和阵列结构设计

9、. 21,2. NAND ROM 字线寄生参数 同 NOR ROM 位线寄生参数 串联晶体管链的电阻 漏/源和整个栅电容,存储器和阵列结构设计. 22,例12.5 一个512512 NOR ROM的传播延时1. 含有M个单元的分布rc线的字线延时 tword = 0.38(rwordcword)M2 = 0.38(17.5(0.049+0.75)fF)5122 = 1.4ns2. 对于位线，它的响应时间取决于翻转方向。假设有一个(0.5/0.25)下拉器件和一个(1.3125/0.25)上拉晶体管 Cbit = 512(0.8+0.009)fF = 0.46pF tHL = 0.69(13k/

10、2|31k/5.25)0.46pF = 0.98ns tHL = 0.69(31k/5.25)0.46pF = 1.87ns说明：字线延时起主要作用。它几乎全部来自多晶线的大电阻,利用计算数据和等效模型，可以推导出存储器内核及其部件的传播延时的估计值,解决字线延时问题从两端驱动地址线和采用金属旁路线仔细分割存储器成许多尺寸合适的子块以均衡字线和位线的延时,存储器和阵列结构设计. 23,例12.6 一个512512 NAND ROM的传播延时1. 字线延时与NOR的情况相似 tword = 0.38(rwordcword)M2 = 0.38(15(0.049+0.56)fF)5122 = 1.3

11、ns2. 关于位线延时，最坏情况发生在当整个一列除一个单元以外都存放0并且最下面的晶体管导通时。(忽略上拉晶体管的影响) tHL = 0.388.7k0.85fF5112=0.73s tLH = 0.69(31k/0.0077)(5110.85fF) = 1.2s说明：这些延时在大多数情况下显然是不能接受的。把存储器分割成较小的模块似乎是唯一合理的选择,存储器和阵列结构设计. 24,功耗与预充电的存储阵列,NAND和NOR结构继承了伪NMOS门的所有缺点：有比逻辑VOL是由上拉和下拉器件的尺寸比决定的静态功耗当输出为低电平时，在电源轨线之间存在静态电流通路,例12.7 NOR ROM的静态功耗

12、考虑(512512)NOR ROM的情况。可以合理地假设平均有50的输出是低电平。假设静态电流大约等于0.21mA(输出电压为1.5V时)。这意味着在没有任何操作时，总静态功耗为(512/2)0.21mA2.5V=0.14W,存储器和阵列结构设计. 25,解决方案：采用预充电逻辑,PMOS预充电器件的尺寸可以按需要设计得较大，而时钟的设计变得更加困难,存储器和阵列结构设计. 26,12.2.2 非易失性读写存储器,浮栅晶体管多了一个额外的多晶硅条插在栅和沟道之间，因而称为浮栅,Floating gate,Source,Substrate,Gate,Drain,n,+,n,+_,p,tox,to

13、x,器件截面图 电路符号,存储器和阵列结构设计. 27,它的阈值电压是可编程的,雪崩注入,移去编程电压后电荷仍被捕获,编程形成了较高的阈值VT,由于浮栅为SiO2所包围，而SiO2是一个极好的绝缘体，所以被捕获的电荷可以在浮栅上存放许多年，即使在电源电压被移去之后也是如此，这就是易失性存储的机理,存储器和阵列结构设计. 28,可擦除可编程只读存储器(EPROM),优点结构简单、密度极高、可以低成本来生产大容量存储器缺点擦除过程慢、有限的耐久性、编程过程功耗很大擦除过程必须在“系统外”进行,存储器和阵列结构设计. 29,电擦除可编程只读存储器(EEPROM),存储器和阵列结构设计. 30,快闪电

14、擦除可编程只读存储器(Flash),应用最普遍的非易失性存储器结构是EPROM和EEPROM方法的组合一次擦除许多存储单元Flash概念的来源,存储器和阵列结构设计. 31,NOR Flash 存储器的基本操作,A. 擦除操作,存储器和阵列结构设计. 32,NOR Flash 存储器的基本操作,B. 写操作,存储器和阵列结构设计. 33,NOR Flash 存储器的基本操作,C. 读操作,存储器和阵列结构设计. 34,非易失性存储器的新趋势,多位存储的非易失性存储器FRAMMRAM非易失性读写存储器小结,存储器和阵列结构设计. 35,12.2.3 读写存储器(RAM),静态随机存取存储器(SR

15、AM),存储器和阵列结构设计. 36,例题12.8 CMOS SRAM读操作,存储器和阵列结构设计. 37,CMOS SRAM 分析(读操作),存储器和阵列结构设计. 38,例题12.9 CMOS SRAM写操作,存储器和阵列结构设计. 39,CMOS SRAM 分析(写操作),存储器和阵列结构设计. 40,SRAM单元的性能,六管CMOS SRAM存储器单元的版图,存储器和阵列结构设计. 41,电阻负载SRAM单元(四管CMOS SRAM）,存储器和阵列结构设计. 42,动态随机存取存储器(DRAM),三管动态存储单元,存储器和阵列结构设计. 43,三管动态存储单元的版图例子,存储器和阵列结

16、构设计. 44,单管动态存储单元,存储器和阵列结构设计. 45,敏感放大器操作,读操作期间的位线电压波形,存储器和阵列结构设计. 46,采用多晶硅扩散电容作为存储节点的1T DRAM单元,A. 截面图 B.版图,存储器和阵列结构设计. 47,先进的1T DRAM存储单元,Cell Plate Si,Capacitor Insulator,Storage Node Poly,2nd Field Oxide,Refilling Poly,Si Substrate,Capacitor dielectric layer,Cell plate,Word line,Insulating Layer,Iso

17、lation,Transfer gate,Storage electrode,A. 沟槽电容单元 B. 堆叠电容单元,存储器和阵列结构设计. 48,12.2.4 按内容寻址或相联存储器(CAM),除存储数据外，它还能有效地将所有存储数据与新输入的数据进行比较,9管CAM单元,存储器和阵列结构设计. 49,例12.11 相联存储器在高速缓存中的应用,存储器和阵列结构设计. 50,12.6 存储器设计的实例研究,12.6.1 可编程逻辑阵列,图12.74 伪NMOS PLA,存储器和阵列结构设计. 51,GND,GND,VDD,AND,AND-plane,OR-plane,AND,X0,X0,X1

18、,X1,X2,X2,VDD,OR,OR,f0,f1,图12.75 PLA的动态实现,存储器和阵列结构设计. 52,A. 时钟信号 B. 时序产生电路图12.76 自定时动态PLA时钟信号的产生,存储器和阵列结构设计. 53,12.6.2 4Mb SRAM,图12.77 分级字线选择技术,存储器和阵列结构设计. 54,A. 灵敏放大器,存储器和阵列结构设计. 55,B. 位线的外围电路及其相关的信号波形,存储器和阵列结构设计. 56,12.6.3 1Gb NAND Flash存储器,存储器和阵列结构设计. 57,A. 写操作期间单元阈值的变化,B. 四个编程周期之后最终的阈值分布,存储器和阵列结构设计. 58,图12.81 1Gb Flash 存储器芯片的显微镜照片和芯片特性,存储器和阵列结构设计. 59,12.7 综述：半导体存储器的发展趋势与进展,图12.82 VLSI存储器存储容量的发展趋势,存储器和阵列结构设计. 60,图12.83 VLSI存储器存储单元面积的发展趋势,END,