《计算机组成原理》ppt课件.ppt

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1、1.1 计算机系统简介,由具有各类特殊功能的信息（程序）组成,1. 计算机系统,计算机系统,计算机的实体，如主机、外设等,一、 计算机的软硬件概念,按任务需要编制成的各种程序,用来管理整个计算机系统,语言处理程序,操作系统,服务性程序,数据库管理系统,网络软件,软件,1.1,1.1,2. 计算机的解题过程,二、计算机系统的层次结构,高级语言,虚拟机器 M3,汇编语言,虚拟机器 M2,机器语言,实际机器 M1,微指令系统,微程序机器 M0,1.1,用编译程序翻译成汇编语言程序,用汇编程序翻译成机器语言程序,用机器语言解释操作系统,用微指令解释机器指令,由硬件直接执行微指令,1.1,程序员所见到的

2、计算机系统的属性概念性的结构与功能特性,实现计算机体系结构所体现的属性,有无乘法指令,如何实现乘法指令,（指令系统、数据类型、寻址技术、I/O机理）,（具体指令的实现）,1.1,三、计算机体系结构和计算机组成,1.2 计算机的基本组成,1. 计算机由五大部件组成,3. 指令和数据用二进制表示,4. 指令由操作码和地址码组成,6. 以运算器为中心,5. 存储程序,一、冯诺依曼计算机的特点,5. 存储程序,算术运算逻辑运算,存放数据和程序,将信息转换成机器能识别的形式,将结果转换成人们熟悉的形式,指挥程序运行,1.2,冯诺依曼计算机硬件框图,1.2,冯诺依曼计算机硬件框图,二、计算机硬件框图,1.

3、2,1. 以存储器为中心的计算机硬件框图,ALU,主存辅存,CPU,主机,I/O设备,硬件,CU,2.现代计算机硬件框图,1.2,000001 0000001000,打印 ,停机,取数 ,存数 ,加 ,乘 ,指令格式举例,1.2,存储体,大楼,存储单元 存放一串二进制代码,存储字 存储单元中二进制代码的组合,存储字长 存储单元中二进制代码的位数,每个存储单元赋予一个地址号,按地址寻访, 存储单元, 存储元件,（0/1）, 房间, 床位,（无人/ 有人）,(1)存储器的基本组成,1.2,2.计算机的解题过程,MAR,MDR,1.2,存储器地址寄存器反映存储单元的个数,存储器数据寄存器反映存储字长

4、,(1)存储器的基本组成,(2)运算器的基本组成及操作过程,1.2,被加数,被减数,被除数,乘数,商,加数,减数,被乘数,除数,加法,减法,乘法,除法,和,差,余数, 加法操作过程,1.2,1.2, 减法操作过程,1.2, 乘法操作过程,1.2, 除法操作过程,取指令,分析指令,执行指令,PC,IR,CU,取指,执行,IR 存放当前欲执行的指令,访存,访存,完成一条指令,1.2,(3)控制器的基本组成,以取数指令为例,(4)主机完成一条指令的过程,1.2,以存数指令为例,1.2,(4)主机完成一条指令的过程,1.3 计算机硬件的主要技术指标,1.机器字长,2.运算速度,CPU 一次能处理数据的

5、位数与 CPU 中的 寄存器位数 有关,主频,221 = 256 KB,3.存储容量,主存容量,辅存容量,存储单元个数 存储字长,字节数,字节数 80 GB,如 MAR MDR 容量,10 8,16 32,存放二进制信息的总位数,1.3,1GB = 230B = 233b,1 K 8位,64 K 32位,1.4 本书结构,2.1 计算机的应用,一、科学计算和数据处理,二、工业控制和实时控制,三、网络技术,1. 电子商务,2. 网络教育,3. 敏捷制造,四、虚拟现实,五、办公自动化和管理信息系统,六、CAD/CAM/CIMS,七、多媒体技术,八、人工智能,2.2,2.2 计算机的展望,一、计算机

6、具有类似人脑的一些超级 智能功能,要求计算机的速度达1015/秒,二、芯片集成度的提高受以下三方面的限制,芯片集成度受物理极限的制约,按几何级数递增的制作成本,芯片的功耗、散热、线延迟,三、替代传统的硅芯片,1. 光计算机,2. DNA生物计算机,3. 量子计算机,利用光子取代电子进行运算和存储,通过控制DNA分子间的生化反应,利用原子所具有的量子特性,2.3,3.1 总线的基本概念,一、为什么要用总线,二、什么是总线,三、总线上信息的传送,串行,并行,四、总线结构的计算机举例,1. 面向 CPU 的双总线结构框图,中央处理器 CPU,3.1,2. 单总线结构框图,3.1,3. 以存储器为中心

7、的双总线结构框图,主存,3.1,3.2 总线的分类,1.片内总线,2.系统总线,芯片内部 的总线,双向 与机器字长、存储字长有关,单向 与存储地址、 I/O地址有关,有出 有入,计算机各部件之间 的信息传输线,存储器读、存储器写总线允许、中断确认,中断请求、总线请求,3.通信总线,串行通信总线,并行通信总线,传输方式,3.2,3.3 总线特性及性能指标,一、总线物理实现,二、总线特性,尺寸、形状、管脚数及排列顺序,传输方向 和有效的 电平 范围,每根传输线的 功能,信号的 时序 关系,3.3,地址数据控制,三、总线的性能指标,数据线 的根数,每秒传输的最大字节数（MBps）,同步、不同步,地址

8、线 与 数据线 复用,地址线、数据线和控制线的 总和,负载能力,并发、自动、仲裁、逻辑、计数,3.3,ISAEISAVESA(LV-BUS)PCIAGPRS-232USB,总线标准,四、总线标准,3.3,3.3,四、总线标准,3.4 总线结构,一、单总线结构,1. 双总线结构,具有特殊功能的处理器，由通道对I/O统一管理,二、多总线结构,3.4,2. 三总线结构,3.4,3. 三总线结构的又一形式,3.4,4. 四总线结构,3.4,1. 传统微型机总线结构,三、总线结构举例,3.4,2. VL-BUS局部总线结构,3.4,3. PCI 总线结构,3.4,4. 多层 PCI 总线结构,3.4,3

9、.5 总线控制,一、总线判优控制,总线判优控制,分布式,集中式,1. 基本概念,链式查询,计数器定时查询,独立请求方式,2. 链式查询方式,3.5,I/O接口1,3. 计数器定时查询方式,I/O接口1,3.5,设备地址,4. 独立请求方式,3.5,二、总线通信控制,1. 目的,2. 总线传输周期,主模块申请，总线仲裁决定,主模块向从模块 给出地址 和 命令,主模块和从模块 交换数据,主模块 撤消有关信息,解决通信双方 协调配合 问题,3.5,由 统一时标 控制数据传送,充分 挖掘 系统 总线每个瞬间 的 潜力,3. 总线通信的四种方式,采用 应答方式 ，没有公共时钟标准,同步、异步结合,3.5

10、,(1) 同步式数据输入,3.5,(2) 同步式数据输出,3.5,不互锁,半互锁,全互锁,(3) 异步通信,3.5,(4) 半同步通信,3.5,（同步、异步 结合）,以输入数据为例的半同步通信时序,T1 主模块发地址,T2 主模块发命令,T3 从模块提供数据,T4 从模块撤销数据，主模块撤销命令,3.5,3.5,上述三种通信的共同点,一个总线传输周期（以输入数据为例）,主模块发地址 、命令,从模块准备数据,从模块向主模块发数据,总线空闲,3.5,占用总线,不占用总线,占用总线,(5) 分离式通信,充分挖掘系统总线每个瞬间的潜力,一个总线传输周期,子周期1,子周期2,3.5,1. 各模块有权申请

11、占用总线,分离式通信特点,充分提高了总线的有效占用,2. 采用同步方式通信，不等对方回答,3. 各模块准备数据时，不占用总线,4. 总线被占用时，无空闲,3.5,4.1 概 述,一、存储器分类,1. 按存储介质分类,(1) 半导体存储器,(2) 磁表面存储器,(3) 磁芯存储器,(4) 光盘存储器,易失,TTL 、MOS,磁头、载磁体,硬磁材料、环状元件,激光、磁光材料,(1) 存取时间与物理地址无关（随机访问）,顺序存取存储器 磁带,4.1,2. 按存取方式分类,(2) 存取时间与物理地址有关（串行访问）,随机存储器,只读存储器,直接存取存储器 磁盘,在程序的执行过程中 可 读 可 写,在程

12、序的执行过程中 只 读,磁盘、磁带、光盘,高速缓冲存储器（Cache）,Flash Memory,存储器,3. 按在计算机中的作用分类,4.1,高,小,快,1. 存储器三个主要特性的关系,二、存储器的层次结构,4.1,虚拟存储器,虚地址,逻辑地址,实地址,物理地址,主存储器,4.1,（速度）,（容量）,4.2 主存储器,一、概述,1. 主存的基本组成,2. 主存和 CPU 的联系,4.2,高位字节 地址为字地址,低位字节 地址为字地址,设地址线 24 根,按 字节 寻址,按 字 寻址,若字长为 16 位,按 字 寻址,若字长为 32 位,3. 主存中存储单元地址的分配,4.2,224 = 16

13、 M,8 M,4 M,(2) 存储速度,4. 主存的技术指标,(1) 存储容量,(3) 存储器的带宽,主存 存放二进制代码的总位数,读出时间 写入时间,存储器的 访问时间,读周期 写周期,位/秒,4.2,芯片容量,二、半导体存储芯片简介,1. 半导体存储芯片的基本结构,1K4位,16K1位,8K8位,10,4,14,1,13,8,4.2,片选线,读/写控制线,（低电平写 高电平读）,（允许读）,4.2,（允许写）,存储芯片片选线的作用,用 16K 1位 的存储芯片组成 64K 8位 的存储器,32片,4.2,2. 半导体存储芯片的译码驱动方式,(1) 线选法,4.2,(2) 重合法,4.2,0

14、,0,三、随机存取存储器 ( RAM ),1. 静态 RAM (SRAM),(1) 静态 RAM 基本电路,A 触发器非端,A 触发器原端,4.2,T1 T4, 静态 RAM 基本电路的 读 操作,4.2,读选择有效, 静态 RAM 基本电路的 写 操作,4.2,写选择有效,(2) 静态 RAM 芯片举例, Intel 2114 外特性,存储容量1K4 位,4.2, Intel 2114 RAM 矩阵 (64 64) 读,4.2,4.2, Intel 2114 RAM 矩阵 (64 64) 读,4.2, Intel 2114 RAM 矩阵 (64 64) 读,4.2, Intel 2114 R

15、AM 矩阵 (64 64) 读,4.2, Intel 2114 RAM 矩阵 (64 64) 读,4.2, Intel 2114 RAM 矩阵 (64 64) 读,15,0,31,16,47,32,63,48,15,0,31,16,47,32,63,48,读写电路,读写电路,读写电路,读写电路,0,1,63,0,15,行,地,址,译,码,列,地,址,译,码,I/O1,I/O2,I/O3,I/O4,WE,CS,0,0,0,0,0,0,0,0,0,0,4.2, Intel 2114 RAM 矩阵 (64 64) 读,0,16,32,48,4.2, Intel 2114 RAM 矩阵 (64 64)

16、 读,0,16,32,48,4.2, Intel 2114 RAM 矩阵 (64 64) 读,0,16,32,48,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel

17、2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,(3) 静态 RAM 读 时序,4.2,(4) 静态 RAM (2114) 写 时序,4.2,(1) 动态 RAM 基本单元电路,2. 动态 RAM ( DRAM ),读出与原存信息相反,读出时数据线有电流 为 “1”,写入与输入信息相同,写入时 CS 充电 为 “1” 放电 为 “0”,4.2,T,无电流,有电流,(2) 动态 RAM 芯片举例, 三管动态 RAM 芯片 (Intel 1103) 读,4.2,读 写 控 制 电 路, 三管动态 RAM 芯片 (Intel 1103)

18、写,4.2,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,读 写 控 制 电 路,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,读 写 控 制 电 路,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,读 写 控 制 电 路, 单

19、管动态 RAM 4116 (16K 1位) 外特性,4.2, 4116 (16K 1位) 芯片 读 原理,4.2,63,0,0,0, 4116 (16K1位) 芯片 写 原理,4.2,63,0,(3) 动态 RAM 时序,行、列地址分开传送,写时序,数据 DOUT 有效,数据 DIN 有效,读时序,4.2,(4) 动态 RAM 刷新,刷新与行地址有关,“死时间率” 为 128/4 000 100% = 3.2%,“死区” 为 0.5 s 128 = 64 s,4.2,以128 128 矩阵为例,tC = tM + tR,无 “死区”, 分散刷新（存取周期为1 s ）,(存取周期为 0.5 s

20、+ 0.5 s ),4.2,以 128 128 矩阵为例, 分散刷新与集中刷新相结合（异步刷新）,对于 128 128 的存储芯片（存取周期为 0.5 s ）,将刷新安排在指令译码阶段，不会出现 “死区”,“死区” 为 0.5 s,若每隔 15.6 s 刷新一行,每行每隔 2 ms 刷新一次,4.2,3. 动态 RAM 和静态 RAM 的比较,存储原理,集成度,芯片引脚,功耗,价格,速度,刷新,4.2,四、只读存储器（ROM）,1. 掩模 ROM ( MROM ),行列选择线交叉处有 MOS 管为“1”,行列选择线交叉处无 MOS 管为“0”,2. PROM (一次性编程),4.2,3. EP

21、ROM (多次性编程 ),(1) N型沟道浮动栅 MOS 电路,紫外线全部擦洗,4.2,(2) 2716 EPROM 的逻辑图和引脚,4.2,4. EEPROM (多次性编程 ),电可擦写,局部擦写,全部擦写,5. Flash Memory (闪速型存储器),比 EEPROM快,4.2,EPROM,价格便宜 集成度高,EEPROM,电可擦洗重写,具备 RAM 功能,用 1K 4位 存储芯片组成 1K 8位 的存储器,？片,五、存储器与 CPU 的连接,1. 存储器容量的扩展,4.2,2片,(2) 字扩展（增加存储字的数量）,用 1K 8位 存储芯片组成 2K 8位 的存储器,4.2,？片,2片

22、,(3) 字、位扩展,用 1K 4位 存储芯片组成 4K 8位 的存储器,4.2,？片,8片,2. 存储器与 CPU 的连接,(1) 地址线的连接,(2) 数据线的连接,(3) 读/写命令线的连接,(4) 片选线的连接,(5) 合理选择存储芯片,(6) 其他 时序、负载,4.2,六、存储器的校验,编码的纠错 、检错能力与编码的最小距离有关,L 编码的最小距离,D 检测错误的位数,C 纠正错误的位数,汉明码是具有一位纠错能力的编码,4.2,1 . 编码的最小距离,任意两组合法代码之间 二进制位数 的 最少差异,汉明码的组成需增添 ？位检测位,检测位的位置 ？,检测位的取值 ？,2k n + k

23、+ 1,检测位的取值与该位所在的检测“小组” 中承担的奇偶校验任务有关,组成汉明码的三要素,4.2,2 . 汉明码的组成,各检测位 Ci 所承担的检测小组为,gi 小组独占第 2i1 位,gi 和 gj 小组共同占第 2i1 + 2j1 位,gi、gj 和 gl 小组共同占第 2i1 + 2j1 + 2l1 位,4.2,3. 汉明码的纠错过程,形成新的检测位 Pi ，,如增添 3 位 （k = 3），,新的检测位为 P4 P2 P1 。,以 k = 3 为例，Pi 的取值为,对于按 “偶校验” 配置的汉明码,不出错时 P1= 0，P2 = 0，P4 = 0,C1,C2,C4,其位数与增添的检测

24、位有关，,4.2,七、提高访存速度的措施,采用高速器件,调整主存结构,1. 单体多字系统,采用层次结构 Cache 主存,增加存储器的带宽,4.2,2. 多体并行系统,(1) 高位交叉,4.2,顺序编址,各个体并行工作,4.2,体号,(1) 高位交叉,4.2,(2) 低位交叉,各个体轮流编址,4.2,体号,(2) 低位交叉 各个体轮流编址,低位交叉的特点,在不改变存取周期的前提下，增加存储器的带宽,4.2,启动存储体 0,启动存储体 1,启动存储体 2,启动存储体 3,4.2,设四体低位交叉存储器，存取周期为T，总线传输周期为，为实现流水线方式存取，应满足 T 4。,连续读取 4 个字所需的时

25、间为 T(4 1),(3) 存储器控制部件（简称存控）,易发生代码丢失的请求源，优先级最高,严重影响 CPU工作的请求源，给予 次高 优先级,4.2,4.2,3.高性能存储芯片,(1) SDRAM (同步 DRAM),在系统时钟的控制下进行读出和写入CPU 无须等待,(2) RDRAM,由 Rambus 开发，主要解决 存储器带宽 问题,(3) 带 Cache 的 DRAM,在 DRAM 的芯片内 集成 了一个由 SRAM 组成的 Cache ，有利于 猝发式读取,4.3 高速缓冲存储器,一、概述,1. 问题的提出,避免 CPU “空等” 现象,CPU 和主存（DRAM）的速度差异,容量小速度

26、高,容量大速度低,程序访问的局部性原理,2. Cache 的工作原理,(1) 主存和缓存的编址,主存和缓存按块存储 块的大小相同,B 为块长,4.3,(2) 命中与未命中,M C,主存块 调入 缓存,主存块与缓存块 建立 了对应关系,用 标记记录 与某缓存块建立了对应关系的 主存块号,主存块与缓存块 未建立 对应关系,主存块 未调入 缓存,4.3,(3) Cache 的命中率,CPU 欲访问的信息在 Cache 中的 比率,命中率 与 Cache 的 容量 与 块长 有关,一般每块可取 4 8 个字,块长取一个存取周期内从主存调出的信息长度,CRAY_1 16体交叉 块长取 16 个存储字,I

27、BM 370/168 4体交叉 块长取 4 个存储字,（64位4 = 256位）,4.3,(4) Cache 主存系统的效率,效率 e 与 命中率 有关,设 Cache 命中率 为 h，访问 Cache 的时间为 tc ， 访问 主存 的时间为 tm,4.3,3. Cache 的基本结构,4.3,Cache替换机构,Cache存储体,主存Cache地址映射变换机构,由CPU完成,4. Cache 的 读写 操作,读,4.3,Cache 和主存的一致性,4.3,写直达法（Write through）,写回法（Write back）,写操作时数据既写入Cache又写入主存,写操作时只把数据写入 C

28、ache 而不写入主存当 Cache 数据被替换出去时才写回主存,写操作时间就是访问主存的时间，读操作时不涉及对主存的写操作，更新策略比较容易实现,写操作时间就是访问 Cache 的时间，读操作 Cache 失效发生数据替换时，被替换的块需写回主存，增加了 Cache 的复杂性,5. Cache 的改进,(1) 增加 Cache 的级数,片载（片内）Cache,片外 Cache,(2) 统一缓存和分立缓存,指令 Cache,数据 Cache,与主存结构有关,与指令执行的控制方式有关,是否流水,Pentium 8K 指令 Cache 8K 数据 Cache,PowerPC620 32K 指令 C

29、ache 32K 数据 Cache,4.3,二、Cache 主存的地址映射,1. 直接映射,每个缓存块 i 可以和 若干 个 主存块 对应,每个主存块 j 只能和 一 个 缓存块 对应,i = j mod C,4.3,2. 全相联映射,主存 中的 任一块 可以映射到 缓存 中的 任一块,4.3,某一主存块 j 按模 Q 映射到 缓存 的第 i 组中的 任一块,i = j mod Q,3. 组相联映射,4.3,三、替换算法,1. 先进先出 （ FIFO ）算法,2. 近期最少使用（ LRU）算法,小结,某一 主存块 只能固定 映射到 某一 缓存块,某一 主存块 能 映射到 任一 缓存块,某一 主

30、存块 只能 映射到 某一 缓存 组 中的 任一块,不灵活,成本高,4.3,4.4 辅助存储器,一、概述,1. 特点,不直接与 CPU 交换信息,2. 磁表面存储器的技术指标,C = n k s,寻道时间 + 等待时间,辅存的速度,Dr = Db V,出错信息位数与读出信息的总位数之比,二、磁记录原理和记录方式,1. 磁记录原理,写,4.4,4.4,读,1. 磁记录原理,2. 磁表面存储器的记录方式,4.4,三、硬磁盘存储器,1. 硬磁盘存储器的类型,(1) 固定磁头和移动磁头,(2) 可换盘和固定盘,2. 硬磁盘存储器结构,4.4,(1) 磁盘驱动器,4.4,(2) 磁盘控制器,接收主机发来的

31、命令，转换成磁盘驱动器的控制命令,实现主机和驱动器之间的数据格式转换,控制磁盘驱动器读写,通过总线,(3) 盘片,由硬质铝合金材料制成,4.4,四、软磁盘存储器,1. 概述,速度,磁头,盘片,价格,环境,苛刻,4.4,五、光盘存储器,1. 概述,采用光存储技术,采用非磁性介质,采用磁性介质,不可擦写,可擦写,2. 光盘的存储原理,只读型和只写一次型,可擦写光盘,热作用（物理或化学变化）,热磁效应,4.4,利用激光写入和读出,5.1 概 述,一、输入输出系统的发展概况,1. 早期,分散连接,CPU 和 I/O设备 串行 工作,程序查询方式,2. 接口模块和 DMA 阶段,总线连接,CPU 和 I

32、/O设备 并行 工作,3. 具有通道结构的阶段,4. 具有 I/O 处理机的阶段,中断方式,DMA 方式,二、输入输出系统的组成,1. I/O 软件,CPU 指令的一部分,通道自身的指令,指出数组的首地址、传送字数、操作命令,如 IBM/370 通道指令为 64 位,2. I/O 硬件,设备,I/O 接口,设备,设备控制器,通道,5.1,三、I/O 设备与主机的联系方式,1. I/O 设备编址方式,(1) 统一编址,(2) 不统一编址,用取数、存数指令,有专门的 I/O 指令,2. 设备选址,用设备选择电路识别是否被选中,3. 传送方式,(1) 串行,(2) 并行,5.1,4. 联络方式,(1

33、) 立即响应,(2) 异步工作采用应答信号,(3) 同步工作采用同步时标,5.1,并行,串行,5. I/O 设备与主机的连接方式,(1) 辐射式连接,(2) 总线连接,不便于增删设备,5.1,便于增删设备,四、I/O设备与主机信息传送的控制方式,1. 程序查询方式,CPU 和 I/O 串行工作,踏步等待,5.1,2. 程序中断方式,I/O 工作,CPU 不查询,CPU 暂停现行程序,CPU 和 I/O 并行工作,5.1,程序中断方式流程,CPU 向 I/O 发读指令,CPU 读 I/O 状态,检查状态,完成否？,准备就绪,5.1,3. DMA 方式,主存和 I/O 之间有一条直接数据通道,不中

34、断现行程序,周期挪用（周期窃取）,CPU 和 I/O 并行工作,5.1,三种方式的 CPU 工作效率比较,程序查询方式,程序中断方式,DMA 方式,5.1,5.2 I/O设备,一、概述,外部设备大致分三类,键盘、鼠标、打印机、显示器,磁盘、光盘、磁带,1. 人机交互设备,2. 计算机信息存储设备,调制解调器等,二、输入设备,1. 键盘,2. 鼠标,3. 触摸屏,按键,判断哪个键按下,将此键翻译成 ASCII 码 （编码键盘法）,机械式 金属球 电位器,5.2,光电式 光电转换器,三、输出设备,1. 显示器,字符发生器,主观图像,客观图像,2. 打印机,点阵式（逐字、逐行）,喷墨（逐字）,激光（

35、逐页）,5.2,四、其他,1. A/D、D/A,2. 终端,3. 汉字处理,五、多媒体技术,完成显示控制与存储、键盘管理及通信控制,模拟/数字（数字/模拟）转换器,汉字输入、汉字存储、汉字输出,1. 什么是多媒体,2. 多媒体计算机的关键技术,5.2,由键盘和显示器组成,5.3 I/O 接 口,一、概述,为什么要设置接口？,1. 实现设备的选择,2. 实现数据缓冲达到速度匹配,4. 实现电平转换,5. 传送控制命令,6. 反映设备的状态（“忙”、“就绪”、“中断请求”）,二、接口的功能和组成,总线连接方式的 I/O 接口电路,5.3,2. 接口的功能和组成,功能,组成,选址功能,传送命令的功能

36、,传送数据的功能,反映设备状态的功能,设备选择电路,命令寄存器、命令译码器,数据缓冲寄存器,设备状态标记,完成触发器 D,工作触发器 B,中断请求触发器 INTR,屏蔽触发器 MASK,5.3,3. I/O 接口的基本组成,5.3,三、接口类型,1. 按数据 传送方式 分类,2. 按功能 选择的灵活性 分类,3. 按 通用性 分类,4. 按数据传送的 控制方式 分类,5.3,5.4 程序查询方式,一、程序查询流程,1. 查询流程,单个设备,多个设备,测试指令,转移指令,传送指令,2. 程序流程,设置主存缓冲区首址,设置计数值,启动外设,传送一个数据,修改主存地址,修改计数值,结束I/O传送,5

37、.4,保存 寄存器内容,二、程序查询方式的接口电路,5.4,以输入为例,5.5 程序中断方式,一、中断的概念,K,K+1,Q,Q+1,二、I/O 中断的产生,以打印机为例,CPU 与打印机并行工作,5.5,三、程序中断方式的接口电路,1. 配置中断请求触发器和中断屏蔽触发器,INTR 中断请求触发器,INTR = 1 有请求,MASK 中断屏蔽触发器,MASK = 1 被屏蔽,来自 CPU 的中断查询信号,受设备本身控制,D 完成触发器,5.5,2. 排队器,排队,在 CPU 内或在接口电路中（链式排队器）,硬件,软件,5.5,详见第八章,设备 1#、2#、3#、4# 优先级按 降序排列,5.

38、5,3. 中断向量地址形成部件,入口地址,设备编码器,详见第八章,5.5,4. 程序中断方式接口电路的基本组成,5.5,四、I/O 中断处理过程,1. CPU 响应中断的条件和时间,(1) 条件,(2) 时间,允许中断触发器 EINT = 1,用 开中断 指令将 EINT 置 “1”,用 关中断 指令将 EINT 置“ 0” 或硬件 自动复位,当 D = 1（随机）且 MASK = 0 时,在每条指令执行阶段的结束前,CPU 发 中断查询信号（将 INTR 置“1”）,5.5,2. I/O 中断处理过程,DBR,设备选择电路,以输入为例,5.5,五、中断服务程序流程,1. 中断服务程序的流程,

39、(1) 保护现场,(2) 中断服务,(3) 恢复现场,(4) 中断返回,对不同的 I/O 设备具有不同内容的设备服务,中断返回指令,2. 单重中断和多重中断,不允许中断 现行的 中断服务程序,中断隐指令完成,进栈指令,出栈指令,5.5,3. 单重中断和多重中断的服务程序流程,中断隐指令,中断隐指令,单重,多重,5.5,程序中断接口芯片 8259A 的内部结构,5.5,主程序和服务程序抢占 CPU 示意图,宏观 上 CPU 和 I/O 并行 工作微观 上 CPU 中断现行程序 为 I/O 服务,5.5,5.6 DMA 方式,一、DMA 方式的特点,1. DMA 和程序中断两种方式的数据通路,2.

40、 DMA 与主存交换数据的三种方式,(1) 停止 CPU 访问主存,控制简单,CPU 处于不工作状态或保持状态,未充分发挥 CPU 对主存的利用率,5.6,(2) 周期挪用（或周期窃取）,DMA 访问主存有三种可能,CPU 此时不访存,CPU 正在访存,CPU 与 DMA 同时请求访存,此时 CPU 将总线控制权让给 DMA,5.6,(3) DMA 与 CPU 交替访问,CPU 工作周期,所有指令执行过程中的一个基准时间,5.6,不需要 申请建立和归还 总线的使用权,二、DMA 接口的功能和组成,1. DMA 接口功能,(1) 向 CPU 申请 DMA 传送,(2) 处理总线 控制权的转交,(

41、3) 管理 系统总线、控制 数据传送,(4) 确定 数据传送的 首地址和长度,(5) DMA 传送结束时，给出操作完成信号,修正 传送过程中的数据 地址 和 长度,5.6,2. DMA 接口组成,+1,+1,5.6,三、DMA 的工作过程,1. DMA 传送过程,预处理、数据传送、后处理,(1) 预处理,通过几条输入输出指令预置如下信息,通知 DMA 控制逻辑传送方向（入/出）,5.6,CPU,(2) DMA 传送过程示意,5.6,(3) 数据传送过程（输入）,5.6,(4) 数据传送过程（输出）,5.6,(5) 后处理,校验送入主存的数是否正确,是否继续用 DMA,测试传送过程是否正确，错则

42、转诊断程序,由中断服务程序完成,5.6,2. DMA 接口与系统的连接方式,(1) 具有公共请求线的 DMA 请求,5.6,(2) 独立的 DMA 请求,5.6,3. DMA 方式与程序中断方式的比较,(1) 数据传送,(2) 响应时间,(3) 处理异常情况,(4) 中断请求,(5) 优先级,程序 硬件,指令执行结束 存取周期结束,能 不能,低 高,传送数据 后处理,5.6,四、DMA 接口的类型,1. 选择型,在 物理上 连接 多个 设备在 逻辑上 只允许连接 一个 设备,5.6,2. 多路型,在 物理上 连接 多个 设备在 逻辑上 允许连接 多个 设备同时工作,5.6,3. 多路型 DMA

43、 接口的工作原理,5.6,6.1 无符号数和有符号数,一、无符号数,8 位 0 255,16 位 0 65535,带符号的数 符号数字化的数,+ 0.1011,+ 1100, 1100, 0.1011,真值 机器数,1. 机器数与真值,二、有符号数,6.1,2. 原码表示法,带符号的绝对值表示,(1) 定义,整数,x 为真值,n 为整数的位数,如,x = +1110,x原 = 0 , 1110,x原 = 24 + 1110 = 1 , 1110,用 逗号 将符号位和数值部分隔开,6.1,小数,x 为真值,如,x = + 0.1101,x原 = 0 . 1101,x = + 0.1000000,

44、x原 = 0 . 1000000,用 小数点 将符号位和数值部分隔开,用 小数点 将符号位和数值部分隔开,6.1,原码的特点：,简单、直观,但是用原码作加法时，会出现如下问题：,能否 只作加法 ?,加法 正 正,加,加法 正 负,加法 负 正,加法 负 负,减,减,加,正,可正可负,可正可负,负,6.1,(1) 补的概念,时钟,逆时针,顺时针,3. 补码表示法,时钟以 12为模,6.1,结论,一个负数加上 “模” 即得该负数的补数,一个正数和一个负数互为补数时 它们绝对值之和即为 模 数,计数器（模 16）,1011,0000,1011,10000,6.1,（mod 23）, + 101,（m

45、od 2）, + 1.0111,（mod24）,(2) 正数的补数即为其本身,两个互为补数的数,分别加上模,结果仍互为补数, + 0101 + 0101,+ 0101,24+1 1011,1,0101,用 逗号 将符号位和数值部分隔开,（mod24）,可见,?,+ 0101,0101,0101,1011,0101,+,（mod24+1）,6.1,100000,=,(3) 补码定义,整数,x 为真值,n 为整数的位数,如,x = +1010,=,x补 = 0,1010,1,0101000,用 逗号 将符号位和数值部分隔开,6.1,1011000,100000000,小数,x 为真值,x = +

46、0.1110,如,x补 = 0.1110,1.0100000,=,6.1,(4) 求补码的快捷方式,= 100000,= 1,0110,10101 + 1,= 1,0110,又x原 = 1,1010,6.1,+ 1,(5) 举例,解：,x = + 0.0001,解：由定义得,x = x补 2,= 1.0001 10.0000,x原 = 1.1111,由定义得,6.1,4. 反码表示法,(1) 定义,整数,如,x = +1101,x反 = 0,1101,= 1,0010,x 为真值,n 为整数的位数,6.1,小数,x = + 0.1101,x反 = 0.1101,= 1.0101,如,x 为真值

47、,6.1,n 为小数的位数,(2) 举例,例 6.10 求 0 的反码,设 x = + 0.0000,+0.0000反= 0.0000,解：,同理，对于整数,+0反= 0,0000,例6.9 已知 x反 = 1,1110 求 x,例6.8 已知 x反 = 0,1110 求 x,解：,由定义得 x = + 1110,解：,6.1,三种机器数的小结,对于正数，原码 = 补码 = 反码,6.1,5. 移码表示法,补码表示很难直接判断其真值大小,如,十进制,x + 25,+10101 + 100000,+11111 + 100000,错,错,正确,正确,0,10101,1,01011,0,11111,

48、1,00001,+10101, 10101,+11111, 11111,= 110101,= 001011,= 111111,= 000001,二进制,补码,6.1,(1) 移码定义,x 为真值，n 为 整数的位数,移码在数轴上的表示,如,x = 10100,x移 = 25 + 10100,用 逗号 将符号位和数值部分隔开,x = 10100,x移 = 25 10100,= 1,10100,= 0,01100,6.1,(2) 移码和补码的比较,设 x = +1100100,x移 = 27 + 1100100,x补 = 0,1100100,设 x = 1100100,x移 = 27 110010

49、0,x补 = 1,0011100,补码与移码只差一个符号位,= 1,1100100,= 0,0011100,1,0,0,1,6.1,(3) 真值、补码和移码的对照表,- 1 0 0 0 0 0, 0 0 0 0 0,+ 1 1 1 1 1,0 0 0 0 0 0,1 1 1 1 1 1,0 0 0 0 0 0,1 0 0 0 0 0,6.1,当 x = 0 时,+0移 = 25 + 0,当 n = 5 时,可见，最小真值的移码为全 0,(4) 移码的特点,用移码表示浮点数的阶码,能方便地判断浮点数的阶码大小,= 1,00000,= 1,00000,= 000000,6.1,6.2 数的定点表示

50、和浮点表示,小数点按约定方式标出,一、定点表示,定点机,小数定点机,整数定点机,原码,补码,反码,(1 2-n) +(1 2-n),(2n 1) +( 2n 1), 1 +(1 2-n), 2n +( 2n 1),(1 2-n) +(1 2-n),(2n 1) +( 2n 1),二、浮点表示,计算机中 r 取 2、4、8、16 等,当 r = 2,N = 11.0101,= 0.110101210,= 1.1010121,= 1101.012-10,= 0.001101012100,计算机中 S 小数、可正可负,j 整数、可正可负,规格化数,6.2,1. 浮点数的表示形式,Sf 代表浮点数的符