第四章CMOS数字集成电路课件.ppt

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1、2022/11/29 韩 良,1,第四章 CMOS数字集成电路单元,MOS集成电路具有集成度高、功耗低的特点，是当今大规模集成电路的主流产品，尤其是CMOS集成电路。,2022/11/29 韩 良,2,基本知识提示：,NMOS PMOS 增强型 耗尽型 四端器件,MOS管的漏源电流ID和栅源电压VGS、漏源电压VDS的关系？,NMOS,截止饱和非饱和,基本知识提示：,NMOS PMOS 增强型 耗尽型 四端器件,NMOS,截止饱和非饱和,基本知识提示：,NMOS PMOS 增强型 耗尽型 四端器件,沟道长度调制效应(短沟效应): 饱和区,2022/11/29 韩 良,5,4-1 MOS传输门,

2、MOS传输门就是通过控制MOS管的导通和截止来实现信号的传输。结构简单，控制灵活，是组成MOS电路的基本单元之一。,2022/11/29 韩 良,6,思考题,1. NMOS传输门、PMOS传输门、CMOS传输门各自的优缺点是什么？2.传输门的传输速度与哪些因素有关？,2022/11/29 韩 良,7,4.1.1单沟传输门1. NMOS传输门,G为“1”电平时 NMOS开启，传送信号,G为“0”电平时 NMOS管截止，不传送信号。,O点电容通过饱和导通的NMOS管放电，NMOS管逐渐进入非饱和，放电加快，最终O点达到与I点相同的“0”。,(1)由I向O传送“0”时(假设O初始为“1”),2022

3、/11/29 韩 良,8,4.1.1 单沟传输门1. NMOS传输门(续),O点电容通过饱和导通的NMOS管充电，当O点电位上升到比G点电位低一个VTn时， NMOS管截止。即最终O点达到的“1”比G点的“1”低一个VTn 。,(2)由I向O传送“1”时(假设O初始为“0” ),2022/11/29 韩 良,9,4.1.1 单沟传输门2. PMOS传输门,G为“0”电平时 PMOS开启，传送信号,G为“1”电平时 PMOS管截止，不传送信号。,O点电容通过饱和导通的PMOS管充电，PMOS管逐渐进入非饱和，充电加快，最终O点达到与I点相同的“1”。,(1)由I向O传送“1”时(假设O初始为“0

4、”),2022/11/29 韩 良,10,4.1.1 单沟传输门2. PMOS传输门(续),O点电容通过饱和导通的PMOS管放电，当O点电位下降到比G点电位高一个|VTp|时， PMOS管截止。即最终O点达到的“0”比G点的“0”高一个|VTp| 。,(2)由I向O传送“0”时(假设O初始为“1” ),2022/11/29 韩 良,11,4.1.2 CMOS传输门,O点电容通过饱和导通的NMOS管和PMOS管放电，NMOS管逐渐进入非饱和，PMOS管逐渐截止，最终O达到与I相同的“0”。,(1)由I向O传送“0”(O初始为“1” ),2022/11/29 韩 良,12,4.1.2 CMOS传输

5、门(续),O点电容通过饱和导通的NMOS管和PMOS管充电，PMOS管逐渐进入非饱和，NMOS管逐渐截止，最终O达到与I相同的“1” 。,(2)由I向O传送“1”(O初始为“0” ),2022/11/29 韩 良,13,4.1.3 MOS传输门的速度,MOS传输门的传输速度与节点电容、前级驱动能力、和自身MOS管的W/L有关。 对于自身来说， W/L越大，导通电阻越小，传输速度越快。 对于单沟传输门来说，传送“1”和“0”的速度不同，而对于CMOS传输门可以达到相同。,2022/11/29 韩 良,14,4.1.4 MOS传输门的特点,1)NMOS传输门能可靠地快速传送“0”电平，传送“1”电

6、平时较慢，且有阈值损失；2)PMOS传输门能可靠地快速传送“1”电平，传送“0”电平时较慢，且有阈值损失；3)CMOS传输门能可靠地快速传送“1”电平和“0”电平，但需要两种器件和两个控制信号4)MOS传输门具有双向传输性能,2022/11/29 韩 良,15,作业(不交),1. NMOS传输门、PMOS传输门、CMOS传输门各自的优缺点是什么？,2022/11/29 韩 良,16,4-2静态MOS反相器,MOS反相器特性的分析是MOS基本逻辑门电路分析的重要基础。,2022/11/29 韩 良,17,思考题,1. 各种MOS反相器的结构有何不同？各自的优缺点是什么？2.各种MOS反相器的输出

7、高低电平是多少？分别受什么因素影响？3.什么叫有比电路？什么叫无比电路？4.各种MOS反相器的速度、功耗、噪声容限分别受哪些因素影响？,2022/11/29 韩 良,18,4.2.1 电阻负载NMOS反相器1. 结构和工作原理,VOH=VDD,(VDDVOH)/RL=0,Vi为低电平VOL时，MI截止,Vi为高电平VOH时，MI非饱和,2022/11/29 韩 良,19,4.2.1 电阻负载NMOS反相器2. 基本特性,RL若小：VOL高，功耗大， tr小;W/L若小(即KI小)：VOL高，功耗小,，tf大。,2022/11/29 韩 良,20,（1）VOH=VDD,（3）RL占较大面积或采用

8、特殊工艺,（4）上升速度慢,（5）噪声容限小,（6）静态功耗大,4.2.1 电阻负载NMOS反相器2. 基本特性,2022/11/29 韩 良,21,4.2.1 电阻负载NMOS反相器3. 门电路结构,PDN-pull down network,2022/11/29 韩 良,22,4.2.2 E/E饱和负载NMOS反相器1. 结构和工作原理,VOH=VDDVTL,KL(VDD-VOH-VTL)2=0,Vi为低电平VOL时,MI截止,ML饱和,Vi为高电平VOH时,MI非饱和,ML饱和,VO=？,VO=VDD?,2022/11/29 韩 良,23,4.2.2 E/E饱和负载NMOS反相器2.单元

9、特点,(1)VOH比电源电压VDD低一个阈值电压Vt（有衬底偏值效应）；,(3) ML和MI的宽长比分别影响tr和tf。(4)上升过程由于负载管逐渐接近截止，tr较大。,(2)VOL与R有关，为有比电路；,2022/11/29 韩 良,24,（1）VOH=VDD VTL 还受衬偏影响,（3）上升速度慢（负载管小且逐渐截止）,（4）噪声容限小,（5）静态功耗大,（6）器件少，面积小,4.2.2 E/E饱和负载NMOS反相器2.单元特点,2022/11/29 韩 良,25,4.2.2 E/E饱和负载NMOS反相器3.门电路结构,2022/11/29 韩 良,26,VOH = VDD,KL2(VGG

10、-VOH -VTL)(VDD -VOH) - (VDD -VOH) 2 = 0,VGG VDD +VTL,Vi为VOL时，MI截止，ML非饱和,4.2.3 E/E非饱和负载NMOS反相器1. 结构和工作原理,2022/11/29 韩 良,27,4.2.3 E/E非饱和负载NMOS反相器1. 结构和工作原理(续),Vi为VOH时，MI非饱和，ML非饱和,2022/11/29 韩 良,28,4.2.3 E/E非饱和负载NMOS反相器 2.单元特点,(1)双电源(2) VOH =VDD (3)VOL与R有关，为有比电路；(4) VGG越高，tr越小，但是VOL越大，功耗越大。,2022/11/29

11、韩 良,29,（1）双电源,（2）VOH=VDD,（5）噪声容限小,（6）静态功耗大,（7）器件少，面积小,（4）上升速度慢（负载管小）,4.2.3 E/E非饱和负载NMOS反相器 2.单元特点,2022/11/29 韩 良,30,4.2.4自举负载NMOS反相器1. 结构和自举原理,初始状态： Vi=VOH，Vo=VOL MB、ML饱和、MI非饱和,有比电路,VGL=VDDVTB,2022/11/29 韩 良,31,自举过程： Vi 变为VOL ,MI截止,Vo上升， VGL随Vo上升(电容自举)，,VGL=VDDVTB,VGSL= VGL - VOL,VOL上升，而电容两端电压不变当VOL

12、上升到2VTB时， VGL上升到VDD+VTB，ML非饱和。,4.2.4自举负载NMOS反相器1. 结构和自举原理,2022/11/29 韩 良,32,自举过程： MB截止，ML逐渐由饱和进入 非饱和导通，上升速度加快。,自举结果： tr缩短，VOH可达到VDD。,4.2.4自举负载NMOS反相器1. 结构和自举原理,2022/11/29 韩 良,33,自举电路中的漏电，会使自举电位VGL下降(尤其是低频)，最低可降到：VGL=VDDVTB ， 因而ML变为饱和导通，输出VOH=VDDVTBVTL为了提高输出高电平，加入上拉元件MA (或RA)。,4.2.4自举负载NMOS反相器2.漏电上拉,

13、2022/11/29 韩 良,34,（1）VOH=VDD VDD 2VT,（3）速度快（自举作用）,（4）噪声容限小,（5）功耗大,（6）器件较多，还有电容,4.2.4自举负载NMOS反相器3.单元特点,2022/11/29 韩 良,35,4.2.5 E/D NMOS反相器1. 结构和工作原理,VOH = VDD,KD2(0 -VTD)(VDD -VOH)- (VDD -VOH) 2 = 0,Vi为VOL时，ME截止，MD非饱和,MD 为耗尽型器件， VTD 0，,2022/11/29 韩 良,36,4.2.5 E/D NMOS反相器1. 结构和工作原理（续）,有比电路（近似于无比电路）,Vi

14、为VOH时，ME非饱和，MD饱和,2022/11/29 韩 良,37,4.2.5 E/D NMOS反相器2.单元特点,(1)VOH可达到电源电压VDD(2)VOL与R有关，但是VTD是关键的因素，近似于无比电路，面积小。(3)上升过程由于负载管由饱和逐渐进入非饱和， tr缩短，速度快。,2022/11/29 韩 良,38,（1）VOH=VDD,（3）速度快,（4）噪声容限小,（5）静态功耗大,（6）器件少，面积小,4.2.5 E/D NMOS反相器2.单元特点,2022/11/29 韩 良,39,4.2.5 E/D NMOS反相器3.门电路结构,2022/11/29 韩 良,40,4.2.6

15、CMOS反相器1. 结构和工作原理,Vi为VOL时，MN截止，MP非饱和,-Kp 2(VOL- VDD -VTP) (VOH-VDD ) (VOH-VDD ) 2 = 0,VOH = VDD,Vi为VOH时，MN非饱和，MP截止,Kn2(VOH-VTN)VOL-VOL2 =0,VOL=0,无比电路,MP 为PMOS,VTP 0,2022/11/29 韩 良,41,4.2.6 CMOS反相器2.电压传输特性及器件工作状态表,2022/11/29 韩 良,42,4.2.6 CMOS反相器3.噪声容限,VNMmax=minVNMHmax, VNMLmax ,2022/11/29 韩 良,43,4.2

16、.6 CMOS反相器4.瞬态特性,Vo,CL为负载电容，带负载门数越多， 连线越长，CL越大，延迟越大。,2022/11/29 韩 良,44,4.2.6 CMOS反相器4.瞬态特性（续1）,(1)下降时间,tf = tf1 + tf2,tf1是电容电压Vo从0.9VDD下降到(VDD-VTH)所需时间；tf2是电容电压Vo从(VDD-VTH)下降到0.1VDD所需时间。 在tf1内MN工作在饱和区：,4.2.6 CMOS反相器4.瞬态特性（续1）,(1)下降时间,tf = tf1 + tf2,2022/11/29 韩 良,46,4.2.6 CMOS反相器4.瞬态特性（续2）,(1)下降时间,t

17、f = tf1 + tf2,从t1(对应Vo=0.9VDD)到t2（对应Vo= VDD-VTH）进行积分，可得,2022/11/29 韩 良,47,4.2.6 CMOS反相器4.瞬态特性（续3）,(1)下降时间,tf = tf1 + tf2,按上述同样的方法，可求出电容电压从(VDD-VTH) 放电到0.1VDD 所需的时间tf2,2kN(VDD-VTN),VDD,CL,ln (,19VDD 20 VTN,),2022/11/29 韩 良,48,4.2.6 CMOS反相器4.瞬态特性（续4）,(1)下降时间,KN越大 tf越小,tf = tf1 + tf2,2022/11/29 韩 良,49,

18、4.2.6 CMOS反相器4.瞬态特性（续5）,(1)下降时间,tf = tf1 + tf2,假设VTN0.2VDD,kNVDD,CL,2,tf ,2022/11/29 韩 良,50,4.2.6 CMOS反相器4.瞬态特性（续6）,(2)上升时间,KP越大 tr越小,tr = tr1 + tr2,2022/11/29 韩 良,51,4.2.6 CMOS反相器4.瞬态特性（续7）,(2)上升时间,tr = tr1 + tr2,假设VTN0.2VDD,kPVDD,CL,2,tr ,如果希望tr tf，则要求KN= KP, 由于N 2P, 需要使WP=2WN,2022/11/29 韩 良,52,4.

19、2.6 CMOS反相器5.功耗特性,(1) 静态功耗PS 理想情况下静态电流为0，实际存在漏电流（表面漏电，PN结漏电），有漏电功耗： PS = IosVDD,CMOS电路功耗由三部分组成：静态功耗、瞬态功耗和节点电容充放电功耗。,设计时应尽量减小PN结面积,2022/11/29 韩 良,53,4.2.6 CMOS反相器5.功耗特性（续1）,由于节点都存在寄生电容，因而状态转换时输入波形有一定的斜率，使NMOS和PMOS都处于导通态，存在瞬态电流，产生交变功耗。,(2)瞬态功耗Pt,2022/11/29 韩 良,54,4.2.6 CMOS反相器5.功耗特性（续2）,近似计算，假定交变电流为三角

20、波。,设计时应尽量减小tr和tf,(2)瞬态功耗Pt,2022/11/29 韩 良,55,4.2.6 CMOS反相器5.功耗特性,(3)电容充放电功耗Pc,在状态转换过程中，结点电位的上升和下降，都伴随着结点电容的充放电过程，产生功耗。,Pc = CL VDD 2,2022/11/29 韩 良,56,4.2.6 CMOS反相器6.最佳设计,(1)最小面积方案,芯片面积 A=(Wn Ln+ Wp Lp) 按工艺设计规则设计最小尺寸 Lp = Ln Wp = Wn 面积小、功耗小、非对称延迟,(2) 对称延迟方案,上升时间与下降时间相同tr = tf 应有：Kp = Kn，一般取：Lp=Ln则有：

21、Wp/ Wn =n /p 2,2022/11/29 韩 良,57,4.2.6 CMOS反相器7.单元版图示例,2022/11/29 韩 良,58,4.2.7 作业,1 说明什么是有比和无比电路？2 CMOS反相器的功耗包括哪几部分？,2022/11/29 韩 良,59,4-3标准CMOS静态基本逻辑门,2022/11/29 韩 良,60,思考题,1. NMOS门电路中，输入端数对特性有何影响（静态和瞬态）？设计时如何考虑？2. CMOS门电路中，输入端数对特性有何影响（静态和瞬态）？设计时如何考虑？,2022/11/29 韩 良,61,4.3.1 NMOS门电路1. 或非门（nor）,等效为反

22、相器进行性能分析，按最坏条件满足性能要求进行设计。,2022/11/29 韩 良,62,4.3.1 NMOS门电路2. 与非门（nand）,等效为反相器时，等效输入管宽长比减小，严重影响VOL和tf ，因此输入端数不宜过多。,2022/11/29 韩 良,63,4.3.1 NMOS门电路3. 与或非门,2022/11/29 韩 良,64,4.3.1 NMOS门电路4. 或与非门,2022/11/29 韩 良,65,4.3.1 NMOS门电路5. 异或门（xor）,2022/11/29 韩 良,66,4.3.1 NMOS门电路6. 异或非门（nxor）,2022/11/29 韩 良,67,4.3

23、.1 NMOS门电路6. 异或非门（ nxor）续,电路结构简单，但是与其它单元级联时会有电流灌入前级，影响输出低电平。,2022/11/29 韩 良,68,4.3.1 NMOS门电路7. 同相推挽输出驱动门,上拉结构输出,输出高电平低,2022/11/29 韩 良,69,4.3.1 NMOS门电路8. 反相推挽输出驱动门,2022/11/29 韩 良,70,4.3.1 NMOS门电路9. 三态驱动门,同相,反相,2022/11/29 韩 良,71,1. PUN由PMOS管组成，PDN由NMOS管组成,2. PMOS管数与NMOS管数及输入端数都相同（为1时即是反相器）,3.所有输入都同时分配

24、到PUN和PDN中,5.稳定状态时PUN和PDN只有一个导通,6.输出高电平为VDD，输出低电平为VSS,7. 理想静态功耗为零,8. 单级门完成的功能都是反相的,4. PUN和PDN采用互为对偶网络,4.3.2 标准CMOS静态基本门电路结构,2022/11/29 韩 良,72,4.3.2 标准CMOS静态基本门电路结构1. 或非门（nor） (1)电路结构示例,PDN中的NMOS管是单一的并联关系PUN中的PMOS管是单一的串联关系,2022/11/29 韩 良,73,PUN导通时，等效PMOS管的宽长比减小(与端数有关),(W/L)P/3,4.3.2 标准CMOS静态基本门电路结构1.

25、或非门（nor） (2) PUN等效分析示例,2022/11/29 韩 良,74,PDN导通时，随着导通NMOS管个数的增加，等效NMOS管的宽长比加大。,(W/L)N,2(W/L)N,3(W/L)N,4.3.2 标准CMOS静态基本门电路结构1. 或非门（nor） (3) PDN等效分析示例,2022/11/29 韩 良,75,下降时间 tfNMOS管有导通的输出电平就会下降。下降时间tf随着NMOS管同时导通个数的增加而减小。,或非门输入端数过多将会严增加上升时间tr，适合要求下降速度快的电路。,上升时间 trPMOS管全导通输出电平才会上升。上升时间tr随着输入端数的增加而增大。,4.3

26、.2 标准CMOS静态基本门电路结构1. 或非门（nor） (4) 特性分析示例,2022/11/29 韩 良,76,转折电压V*,则：1 = 3o 2 = 6o 3 = 9o,V*逐渐远离VDD，低电平噪声容限下降。,或非门输入端数过多将会严重影响噪声容限(V*),4.3.2 标准CMOS静态基本门电路结构1. 或非门（nor） (4) 特性分析示例,2022/11/29 韩 良,77,4.3.2 标准CMOS静态基本门电路结构1. 或非门（nor） (5)单元版图示例,2022/11/29 韩 良,78,4.3.2 标准CMOS静态基本门电路结构1. 或非门（nor） (5)单元版图示例,

27、2022/11/29 韩 良,79,4.3.2 标准CMOS静态基本门电路结构2. 与非门（nand） (1)电路结构示例,PDN中的NMOS管是单一的串联关系PUN中的PMOS管是单一的并联关系,2022/11/29 韩 良,80,PUN导通时，随着导通PMOS管个数的增加，等效PMOS管的宽长比加大。,(W/L)P,2(W/L)p,3(W/L)p,4.3.2 标准CMOS静态基本门电路结构2. 与非门（nand） (2) PUN等效分析示例,2022/11/29 韩 良,81,PDN导通时，等效NMOS管的宽长比减小(与端数有关),(W/L)N/3,4.3.2 标准CMOS静态基本门电路结

28、构2. 与非门（nand） (3) PDN等效分析示例,2022/11/29 韩 良,82,上升时间trPMOS管有导通的输出电平就会上升。上升时间tr随着PMOS管同时导通个数的增加而减小。,与非门输入端数过多将会严重增加下降时间tf，适合要求上升速度快的电路。,下降时间tfNMOS管全导通输出电平才会下降。下降时间tf随着输入端数的增加而增大。,4.3.2 标准CMOS静态基本门电路结构2. 与非门（nand） (4) 特性分析示例,2022/11/29 韩 良,83,转折电压V*,则：1 = o/3 2 = o/6 3 = o/9,V*逐渐靠近VDD，高电平噪声容限下降。,与非门输入端数

29、过多将会严重影响噪声容限(V*),4.3.2 标准CMOS静态基本门电路结构2. 与非门（nand） (4) 特性分析示例,2022/11/29 韩 良,84,4.3.2 标准CMOS静态基本门电路结构2. 与非门（nand） (5) 单元版图示例,2022/11/29 韩 良,85,4.3.2标准CMOS静态基本门电路结构2. 与非门（nand） (5) 单元版图示例,2022/11/29 韩 良,86,A,B,C,E,D,F,A,B,D,C,E,F,2022/11/29 韩 良,87,A,B,D,C,E,F,A,B,D,C,E,F,2022/11/29 韩 良,88,4.3.3 标准CMO

30、S静态复合门(1) 结构特点,PDN中的NMOS管和PUN中的PMOS管都串联和并联的组合关系，而且它们是串并联对偶网络关系。,复合逻辑单级门的PDN和PUN中的器件都有串联关系，因而上升时间和下降时间都会加大。,复合逻辑单级门完成多级逻辑运算功能，组成较复杂逻辑比较灵活，有利于减少组成集成电路的门的级数，又有利于减小电路整体延迟。,2022/11/29 韩 良,89,(2)与或非门（aoi?.?）,PDN是由串联的NMOS管再并联组成。,与或非门是单级逻辑门完成了“与”和“或非”两级逻辑运算，是复合逻辑门的一种。,PUN是由并联的PMOS管再串联组成。与PDN中串联NMOS对应的PMOS管是

31、并联关系。,4.3.3 标准CMOS静态复合门,2022/11/29 韩 良,90,4.3.3 标准CMOS静态复合门,(2)与或非门 示例1: aoi32,2022/11/29 韩 良,91,4.3.3 标准CMOS静态复合门,(2)与或非门 示例2: aoi221,2022/11/29 韩 良,92,4.3.3 标准CMOS静态复合门,(2)与或非门 示例2: aoi221,2022/11/29 韩 良,93,A,B,D,C,E,F,4.3.3 标准CMOS静态复合门,(2)与或非门 示例2: aoi221,2022/11/29 韩 良,94,(3)或与非门（oai?.?）,PDN是由并联

32、的NMOS管再串联组成。,或与非门是单级逻辑门完成了“或”和“与非”两级逻辑运算，是复合逻辑门的一种。,PUN是由串联的NMOS管再并联组成。与PDN中并联NMOS对应的PMOS管是串联关系。,4.3.3 标准CMOS静态复合门,2022/11/29 韩 良,95,4.3.3 标准CMOS静态复合门,(3)或与非门（oai）示例1: oai32,2022/11/29 韩 良,96,4.3.3 标准CMOS静态复合门,(3)或与非门（oai）示例1: oai32,2022/11/29 韩 良,97,A,B,D,C,E,F,4.3.3 标准CMOS静态复合门,(3)或与非门（oai）示例1: oa

33、i32,2022/11/29 韩 良,98,4.3.3 标准CMOS静态复合门,(3)或与非门（oai）示例2: oai221,2022/11/29 韩 良,99,4.3.3 标准CMOS静态复合门,(3)或与非门（oai）示例2: oai221,2022/11/29 韩 良,100,A,B,D,C,E,F,4.3.3 标准CMOS静态复合门,(3)或与非门（oai）示例2: oai221,2022/11/29 韩 良,101,4.3.4 CMOS静态复合逻辑单元,(1)异或门（xor） 示例1,2022/11/29 韩 良,102,4.3.4 CMOS静态复合逻辑单元,(1)异或门（xor）

34、 示例2,2022/11/29 韩 良,103,4.3.4 CMOS静态复合逻辑单元,(1)异或门（xor） 示例2,2022/11/29 韩 良,104,4.3.4 CMOS静态复合逻辑单元,(1)异或非门（nxor） 示例1,2022/11/29 韩 良,105,4.3.4 CMOS静态复合逻辑单元,(2)异或非门（nxor） 示例2,2022/11/29 韩 良,106,4.3.4 CMOS静态复合逻辑单元,(2)异或非门（nxor） 示例3,2022/11/29 韩 良,107,4.3.4 CMOS静态复合逻辑单元,(3)双向强驱动三态门,2022/11/29 韩 良,108,4.3.

35、4 CMOS静态复合逻辑单元,(4)单向强驱动三态门,2022/11/29 韩 良,109,PMOS传输门与PUN串接在电源VDD与输出F之间,NMOS传输门与PDN串接在地VSS与输出F之间,PMOS传输门与NMOS传输门受相反信号控制,由于传输管的串入，输出驱动能力下降。,结构,4.3.4 CMOS静态复合逻辑单元,(5)内部三态门（钟控三态门C2MOS）,2022/11/29 韩 良,110,钟控或非门,钟控与非门,钟控反相器,4.3.4 CMOS静态复合逻辑单元,(5)内部三态门（钟控三态门C2MOS）,示例,2022/11/29 韩 良,111,从逻辑功能上讲，buffer是允余单元

36、，其目的是为了得到一定的延迟或驱动。（详见4.9）,4.3.4 CMOS静态复合逻辑单元,(6)缓冲器(buffer),2022/11/29 韩 良,112,4-4 伪NMOS逻辑和 差分级联电压开关逻辑,2022/11/29 韩 良,113,4.4.1 伪NMOS逻辑 (1)结构及对比,2022/11/29 韩 良,114,PDN,4.4.1 伪NMOS逻辑 (2)单元电路示例,2022/11/29 韩 良,115,（1）VOH=VDD,（3）静态功耗0,（6）速度慢,（5）噪声容限低,（4）器件少，面积小,（2）VOL 0，有比电路,（7）与CMOS工艺兼容,4.4.1 伪NMOS逻辑 (

37、2)单元特点,2022/11/29 韩 良,116,4.4.2差分级联电压开关逻辑（DCVSL） (1)结构及特点,PDN1和PDN2是对偶网络，输入信号也都对应互补（都是差分信号）。,PDN1和PDN2中，一个导通时，另一个一定截止。,稳态时，两个PMOS负载管一个导通一个截止。,2022/11/29 韩 良,117,输出高、低电平分别为电源电位和地电位。,静态功耗理想值为零。,VOH=VDD,VOL =VSS,正反馈连接方式使电路输出状态转换速度快。,4.4.2差分级联电压开关逻辑（DCVSL） (1)结构及特点,2022/11/29 韩 良,118,同时完成两种互为反相的逻辑，得到的差分

38、输出信号又为需要差分信号的电路省去了反相器，为整体电路又节省了器件数，而且还消除了差分信号因反相器产生的时延。,4.4.2差分级联电压开关逻辑（DCVSL） (1)结构及特点,2022/11/29 韩 良,119,DCVSL电路既具备伪NMOS电路的优点，又具备标准CMOS电路的优点。,输出状态由“1”到“0”转换时仍然有负载管尺寸与下拉网络等效尺寸比的要求，所以它并不算是无比电路。,4.4.2差分级联电压开关逻辑（DCVSL） (1)结构及特点,2022/11/29 韩 良,120,a) 与/与非门 b)与或门/与或非门,4.4.2差分级联电压开关逻辑（DCVSL） (1)单元电路示例,20

39、22/11/29 韩 良,121,作业,根据所给版图提取电路并说明该电路实现的功能。,2022/11/29 韩 良,122,4-5传输门逻辑,2022/11/29 韩 良,123,4.5.1 常规传输门逻辑,多个传输门串联在一起，由多个控制信号统一控制一个输入信号的传输，相当于完成“与”的功能。 多个传输门的输出又可以并接在一起，实现对总线分时控制，相当于完成“或”的功能。 传输门典型应用是多路选择器，,2022/11/29 韩 良,124,(1) NMOS多路选择器,元器件少，但是输出高电平低，速度慢。,可以通过增加上拉和驱动电路来提高速度,(四选一),4.5.1 常规传输门逻辑,2022/

40、11/29 韩 良,125,(2) CMOS多路选择器,可以用反相器加强驱动。,两种MOS器件布局困难。,(四选一),4.5.1 常规传输门逻辑,2022/11/29 韩 良,126,(3) 复合式CMOS多路选择器,便于布局布线,可以用反相器加强驱动。,(四选一),4.5.1 常规传输门逻辑,2022/11/29 韩 良,127,(4) 异或/异或非门,(二选一),4.5.1 常规传输门逻辑,2022/11/29 韩 良,128,(5) 特点,容易地实现多种逻辑功能，而且用的器件数少，有利于减少电路级数，提高电路速度。,不宜串联级数过多，而且一般都用反相器作为传输门组合最后的输出驱动。,4.

41、5.1 常规传输门逻辑,2022/11/29 韩 良,129,4.5.2差动传输管逻辑（DPL） (1) 原理,采用两个完全相同的NMOS传输网络（包括控制信号及其控制方式）分别传送差分信号，由此又得到差分输出信号。,2022/11/29 韩 良,130,(2) 单元电路示例1,4.5.2差动传输管逻辑（DPL）,(2) 单元电路示例1,4.5.2差动传输管逻辑（DPL）,(2) 单元电路示例1,4.5.2差动传输管逻辑（DPL）,2022/11/29 韩 良,133,(3) 单元电路示例2,4.5.2差动传输管逻辑（DPL）,四选一电路,2022/11/29 韩 良,134,(4) DPL的

42、电平恢复缓冲器（Buffer）,4.5.2差动传输管逻辑（DPL）,DPL由于是采用NMOS传输门网络，因此输出“1”的一端上升速度慢而且有阈值电压损失，但是与其互补的输出端一定是可靠的“0”。为此，通常输出采用差分电平恢复电路作为输出缓冲器。,2022/11/29 韩 良,135,(5)特点,4.5.2差动传输管逻辑（DPL）,传输管网络全是NMOS管，器件尺寸小，速度快，连线简洁，面积小，寄生效应小，不需要N阱。,完成较复杂逻辑时本身用的元件少，而且同时得到的是差分信号，构成其它逻辑电路时非常便捷。,在产生输入差分信号时可能要求额外的反相器。,2022/11/29 韩 良,136,136,

43、4-6 CMOS动态逻辑,2022/11/29 韩 良,137,4.6.1 动态MOS电路基本原理,MOS管的栅极存在寄生电容，而且漏电小。因此，具有一定时间的信号存储功能。为了信号不被丢失，有最低工作频率限制。,2022/11/29 韩 良,138,4.6.2 动态NMOS电路 1.基本单元结构有比电路,2022/11/29 韩 良,139,4.6.2 动态NMOS电路 2.改进的单元结构无比电路,2022/11/29 韩 良,140,4.6.2 动态NMOS电路 3.改进的单元结构低功耗无比电路,2022/11/29 韩 良,141,4.6.2 动态NMOS门电路示例 4. 门电路示例,2

44、022/11/29 韩 良,142,4.6.2 动态NMOS门电路示例 5. 移位寄存器示例,2022/11/29 韩 良,143,M3,M2,M4,M6,M5,C2,C3,C4,C5,Vi=1(Vi=0)，1=1, 2=0时， D=1(D=1)，1变为0时， D=0(D=1)，1=0, 2=1时，E=0(E=1)，F=1(F=1)，2变为0时， F=1(F=0)，1=1, 2=0时，Vo=F= Vi,Vo,4.6.2 动态NMOS门电路示例 5. 移位寄存器示例,2022/11/29 韩 良,144,4.6.3 CMOS动态逻辑基本单元结构,反相器,与非门,或非门,在标准CMOS基本单元基础

45、上增加传输门控制。,（1）结构1,2022/11/29 韩 良,145,（2）结构2C2MOS结构,4.6.3 CMOS动态逻辑基本单元结构,2022/11/29 韩 良,146,（3）基本单元结构的缺点,4.6.3 CMOS动态逻辑基本单元结构,单元元器件多,PUN与PDN完成的逻辑相同，对动态电路来说存在允余。,2022/11/29 韩 良,147,4.6.4 CMOS动态逻辑预充电结构(1)基本预充电结构,在=0期间，通过预充管预充，使F=1 。,在=1期间，预充管截止，由PDN对F求值。,预充管尺寸要相对较大，使预充能力大于PDN的求值能力。,2022/11/29 韩 良,148,(2

46、)基本预充电结构的缺点,如果预充结束后输入信号到达，即预充过程中输入都为“0”，则在求值结果为“1”的情况下会出现电荷再分配问题。,如果在预充过程中输入信号就到达，即预充的同时也在求值，则在求值结果为“0”的情况下会产生较大的直流功耗。,4.6.4 CMOS动态逻辑预充电结构,2022/11/29 韩 良,149,(3)改进的预充电结构预充电-求值结构,4.6.4 CMOS动态逻辑预充结构,在=0期间，求值管截止，无法求值。而预充管导通，预充使F=1 ，同时内部相应节点也被预充。,在=1期间，预充管截止，求值管导通，与PDN一同对F求值。,消除了预充过程中的直流功耗，也消除了求值过程中的电荷再

47、分配现象。,2022/11/29 韩 良,150,4.6.5 动态CMOS电路的级联 1.级联的问题,后级门开始求值时，输入信号并不是前级门求出的值，而是前级门预充的值“1”。因此，当前级门求出值时，后级门预充的“1”已丢失，无法再进行正确求值。,2022/11/29 韩 良,151,4.6.5 动态CMOS电路的级联 2.多项时钟解决级联问题,2022/11/29 韩 良,152,4.6.5 动态CMOS电路的级联 3. Domino逻辑解决级联问题,总是当前级门求出值时，后级门才开始进行求值。,2022/11/29 韩 良,153,4.6.5 动态CMOS电路的级联 4. N-P逻辑解决级

48、联问题,2022/11/29 韩 良,154,4.6.6 动态CMOS电路示例 移位寄存器,2022/11/29 韩 良,155,155,4.7 CMOS触发器电路,2022/11/29 韩 良,156,4.7.1 MOS RS触发器 1.基本RS触发器结构1,2022/11/29 韩 良,157,4.7.1 MOS RS触发器 1.基本RS触发器结构1,不能有“11”状态,2022/11/29 韩 良,158,4.7.1 MOS RS触发器 1.基本RS触发器结构2,不能有“00”状态,2022/11/29 韩 良,159,4.7.1 MOS RS触发器 2.钟控RS触发器结构1,不能有“1

49、1”状态,2022/11/29 韩 良,160,4.7.1 MOS RS触发器 2.钟控RS触发器结构2,不能有“00”状态,2022/11/29 韩 良,161,4.7.1 MOS RS触发器 2.钟控RS触发器结构3,2022/11/29 韩 良,162,4.7.2静态CMOS D触发器(1)电平触发D触发器(锁存器Latch),2022/11/29 韩 良,163,4.7.2静态CMOS D触发器(2)边沿触发D触发器(主从D触发器)1,2022/11/29 韩 良,164,4.7.2静态CMOS D触发器(2)边沿触发D触发器(主从D触发器)2,2022/11/29 韩 良,165,4

50、.7.2静态CMOS D触发器(2)边沿触发D触发器(主从D触发器)3,前沿或后沿触发取决于时钟对传输门的控制。 D输入驱动能力要强于反相器c的驱动能力。 反相器b驱动能力要强于反相器e的驱动能力。,2022/11/29 韩 良,166,4.7.3动态CMOS D触发器,2022/11/29 韩 良,167,4.7.4准静态CMOS D触发器 1.电平触发D触发器(锁存器Latch),传输门结构,C2MOS结构,2022/11/29 韩 良,168,4.7.4准静态CMOS D触发器 2.边沿触发D触发器（主从D触发器）,2022/11/29 韩 良,169,4.7.4 准静态CMOS D触发