超大规模集成电路设计ppt课件.ppt
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1、Chap 1 绪论,课程内容,Part 1 超大规模集成电路设计导论CMOS工艺、器件/连线逻辑门单元电路、组合/时序逻辑电路功能块/子系统(控制逻辑、数据通道、存储器、总线)Part 2 超大规模集成电路设计方法设计流程系统设计与验证RTL设计与仿真逻辑综合与时序分析可测试性设计版图设计与验证SoC设计概述,课程参考书,(仅适用于Part 1)中文版现代VLSI设计系统芯片设计(原书第三版) 美韦恩沃尔夫 著 科学出版社英文版Modern VLSI Design: System-on-Chip Design, 3th by Wayne Wolf,该书的前半部分(Chap1-6),绪 论,1.
2、 IC:从设计、制造、封装、测试到芯片产品2. IC设计:设计流程及其EDA工具,集成电路(IC)的发明,1952年5月,英国科学家G. W. A. Dummer提出了集成电路的设想。1958年TI公司Clair Kilby的研究小组发明了第一块集成电路,12个元件,锗半导体,获2000年Nobel物理奖,第一块微处理器芯片,Intel公司, 1971年4004中央处理器(CPU),集成电路的发展:摩尔定律,由Gordon Moore提出(Gordon Moore是Intel的创立者之一)Moores Law:每个芯片上的晶体管数目,以指数形式增加,每18个月翻一番,摩尔定律:微处理器的发展,
3、8080,8086,80286,80386,80486,Pentium,PentiumPro,Pentium III,Itanium,Pentium IV,当前:超大规模集成电路(VLSI)时代,为什么采用VLSI:人们对电子系统的需要功能要求越来越复杂:电路规模性能要求越来越优良:速度、功耗成本相对来讲最好低一点:尺寸由于集成电路在电子系统中的核心作用,集成电路在系统功能、性能和成本中所起的作用是关键性的集成电路的三个关键特性(功能要求定下来的前提下)尺寸速度功耗,集成电路:从 Spec. 到芯片产品,设计 制造 封装测试,体现出了集成电路产业链: 设计业、制造业、封测业,集成电路:从 Sp
4、ec. 到芯片产品,设计 制造 封装测试,晶圆测试(中测),成品测试(成测),设计结果,掩模版(光罩版、Mask),晶圆(管芯),芯片,设计结果:芯片版图(Layout),An ExampleChip Layout of Intel Pentium Pro - 5.5 million FETs,掩模版(光罩版、Mask),版图 Layout,晶圆制造,掩模版,封装,晶圆制造 从空白晶圆(Wafer)到图案化的晶圆,版图 管芯LayoutDie,制造(1),芯片制造的大致步骤掩模版(光罩版、Mask)制作对每层版图都要制作一层掩模版,实际是光刻工序的次数除金属层外,一般CMOS电路至少需要20层
5、以上掩模版晶圆制造(光刻)(Wafer Manufacturing)制造工艺的种类BipolarMOS(NMOS、PMOS)CMOS(当前主流工艺)BiCMOS其它特殊工艺,制造(2),制造工艺的发展趋势特征尺寸越来越小:1, 0.8, 0.6, 0.5, 0.35, 0.25, 0.18, 0.15,0.13微米; 90, 65, 40, 28,20纳米晶圆直径越来越大:4, 5, 6, 8, 12 英寸率先用于数字IC,特别是DRAM和Flash等存储器电路结果:规模越来越大,性能越来越高,单片制造成本相对越来越低世界知名的制造厂(Foundry)代工厂TSMC、UMC、Charter、S
6、MICIDMIntel、Samsung、TI、ST,18,封装测试,掩模版,封装,封装(1),先进行晶圆切割 (Sawing Wafer),封装(2),封装( Packaging )可以满足芯片的以下几个需要给予芯片机械支撑协助芯片向周围环境散热保护芯片免受化学腐蚀封装引脚可以提供芯片在整机中的有效焊接,封装方式DIP双列直插式PLCC塑料有引线芯片载体QFP塑料方型扁平式PGA插针网格阵列BGA球栅阵列MCM、SIP的多芯片封装方式 我国知名的封装厂长电南通富士通,封装(3),DIP,PLCC,QFP,LQFP,TQFP,PGA,BGA,测试(1),中测(晶圆测试、 Wafer Testin
7、g、CP测试):晶圆制造完成后的测试测试在制造过程中形成的故障不能测试在封装过程中形成的故障(因为此时还没有封装),所以中测以后必须进行成测可以在封装前测试出故障芯片,避免这部分故障芯片的封装费用,适用于封装费用比较昂贵的芯片。所以,封装费用低廉的芯片可以不经过中测自动测试仪ATE(Teaster) 自动探针台ProbeStation,测试(2),成测(成品测试、Final Testing 、FT):芯片封装完成后的测试,需对每个芯片进行测试测试在制造、封装过程中形成的故障是必须经过的过程,但对经过中测的芯片可以相对简单自动测试仪ATE 芯片自动分拣机(或称机械手)Handler,测试(3),
8、世界知名的测试仪器和设备Advantest(爱德万)Teradyne(泰瑞达)Credence(科利登)Verigy(原Agilent 安捷伦半导体测试部门),绪 论,1. IC:从设计、制造、封装、测试到芯片产品2. IC设计:设计流程及其EDA工具 1)数字IC设计流程 2)模拟IC设计流程 3)设计对制造和封测的影响,IC的大致分类 (1),IC,FPGA/CPLD,数字ASIC(掩膜) 基于门阵列 基于标准单元 基于全定制,数字IC,混合ASIC,SOC,混合信号IC,射频/模拟IC,IC的大致分类 (2),集成电路数字IC:处理数字信号,可以做成很大的规模ASIC(需制作掩模) Ap
9、plication Specific Integrated Circuit 专用集成电路FPGA/CPLD(可以编程,不需制作掩模) Field Programmable Gate Array 现场可编程门阵列 Complex Programmable Logic Device 复杂可编程逻辑器件模拟/射频IC:处理模拟信号,规模远不如数字IC放大器( RF放大器、中放、运放、功放);比较器;振荡器;混频器;模拟PLL;稳压稳流源等数模混合信号IC: ADC、DAC;某些Driver;电源管理;等等SOC:System on Chip(系统集成电路,片上系统),IC的大致分类 (3),数字IC
10、中,数字ASIC与FPGA/CPLD 的区别ASIC:需制作掩模设计时间长,硬件不能升级芯片面积小,性能可以得到较好的优化 适合芯片需求量大的场合:片量用于平摊昂贵的光罩掩模制版费,降低单片生产成本FPGA/CPLD:可以编程,不需要后端设计/制作掩模开发门槛较低,设计时间较短,可方便和快速地升级优化硬件芯片面积大,性能不够优化 适合芯片需求量小的场合:不用支付昂贵的光罩掩模制版费作为数字ASIC设计流程中的必要步骤:ASIC设计中前端设计的FPGA原型验证(HDL功能验证),IC设计与EDA技术/EDA工具 (1),EDA(Electronic Design Automatic,电子设计自动
11、化) 是指以计算机为工作平台的电子CAD工具软件集EDA工具使得设计者的工作仅限于利用软件的方式,就能完成对系统硬件功能和性能的实现集成电路设计从一开始就依赖于EDA技术及工具,离开EDA技术集成电路设计将寸步难行。而且随着技术的进步,集成电路的设计越来越依赖EDA工具工艺越来越先进,线宽越来越小功能越来越复杂,规模越来越大性能要求越来越高,速度越来越快,对功耗的要求越来越高 产品上市的时间(time to marketing)越来越短,对设计时间的要求越来越短集成电路设计反过来也促进了EDA技术及工具的发展,IC设计与EDA技术/EDA工具 (2) EDA工具的作用对象,EDA技术,IC设计
12、,FPGA/CPLD 设计,数字ASIC设计 基于门阵列 基于标准单元 基于全定制,数字IC,混合ASIC设计,PCB,SOC,混合信号IC,模拟/射频IC,IC设计中需要考虑的因素,满足功能和性能的要求性能:速度、功耗降低芯片成本单芯片成本计算 CT = CD/N + CP/(yn) + 封装测试成本 第一项表示分摊到每个芯片上的设计费用:CD是设计及掩模制版费(也叫NRE费用), N是总产量 第二项表示每个芯片的制造费用:CP是每个晶圆的制造费用,n是每个晶圆上的管芯数,y是晶圆成品率降低芯片设计成本良好的设计流程降低芯片制造成本优化设计来减少芯片面积,增加每个晶圆上的管芯数在设计中采用D
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