超大规模集成电路设计ppt课件.ppt

《超大规模集成电路设计ppt课件.ppt》由会员分享，可在线阅读，更多相关《超大规模集成电路设计ppt课件.ppt（57页珍藏版）》请在三一办公上搜索。

1、Chap 1 绪论,课程内容,Part 1 超大规模集成电路设计导论CMOS工艺、器件/连线逻辑门单元电路、组合/时序逻辑电路功能块/子系统（控制逻辑、数据通道、存储器、总线）Part 2 超大规模集成电路设计方法设计流程系统设计与验证RTL设计与仿真逻辑综合与时序分析可测试性设计版图设计与验证SoC设计概述,课程参考书,（仅适用于Part 1）中文版现代VLSI设计系统芯片设计（原书第三版） 美韦恩沃尔夫 著 科学出版社英文版Modern VLSI Design: System-on-Chip Design, 3th by Wayne Wolf,该书的前半部分（Chap1-6）,绪 论,1.

2、 IC：从设计、制造、封装、测试到芯片产品2. IC设计：设计流程及其EDA工具,集成电路（IC）的发明,1952年5月，英国科学家G. W. A. Dummer提出了集成电路的设想。1958年TI公司Clair Kilby的研究小组发明了第一块集成电路，12个元件，锗半导体,获2000年Nobel物理奖,第一块微处理器芯片,Intel公司, 1971年4004中央处理器(CPU),集成电路的发展：摩尔定律,由Gordon Moore提出（Gordon Moore是Intel的创立者之一）Moores Law：每个芯片上的晶体管数目，以指数形式增加，每18个月翻一番,摩尔定律：微处理器的发展,

3、8080,8086,80286,80386,80486,Pentium,PentiumPro,Pentium III,Itanium,Pentium IV,当前：超大规模集成电路(VLSI)时代,为什么采用VLSI：人们对电子系统的需要功能要求越来越复杂：电路规模性能要求越来越优良：速度、功耗成本相对来讲最好低一点：尺寸由于集成电路在电子系统中的核心作用，集成电路在系统功能、性能和成本中所起的作用是关键性的集成电路的三个关键特性（功能要求定下来的前提下）尺寸速度功耗,集成电路：从 Spec. 到芯片产品,设计 制造 封装测试,体现出了集成电路产业链： 设计业、制造业、封测业,集成电路：从 Sp

4、ec. 到芯片产品,设计 制造 封装测试,晶圆测试（中测）,成品测试（成测）,设计结果,掩模版（光罩版、Mask）,晶圆（管芯）,芯片,设计结果：芯片版图（Layout）,An ExampleChip Layout of Intel Pentium Pro - 5.5 million FETs,掩模版（光罩版、Mask）,版图 Layout,晶圆制造,掩模版,封装,晶圆制造 从空白晶圆（Wafer）到图案化的晶圆,版图 管芯LayoutDie,制造（1）,芯片制造的大致步骤掩模版（光罩版、Mask）制作对每层版图都要制作一层掩模版，实际是光刻工序的次数除金属层外，一般CMOS电路至少需要20层

5、以上掩模版晶圆制造（光刻）（Wafer Manufacturing）制造工艺的种类BipolarMOS（NMOS、PMOS）CMOS（当前主流工艺）BiCMOS其它特殊工艺,制造（2）,制造工艺的发展趋势特征尺寸越来越小：1, 0.8, 0.6, 0.5, 0.35, 0.25, 0.18, 0.15,0.13微米; 90, 65, 40, 28，20纳米晶圆直径越来越大：4, 5, 6, 8, 12 英寸率先用于数字IC，特别是DRAM和Flash等存储器电路结果：规模越来越大，性能越来越高，单片制造成本相对越来越低世界知名的制造厂（Foundry）代工厂TSMC、UMC、Charter、S

6、MICIDMIntel、Samsung、TI、ST,18,封装测试,掩模版,封装,封装（1）,先进行晶圆切割 (Sawing Wafer),封装（2）,封装（ Packaging ）可以满足芯片的以下几个需要给予芯片机械支撑协助芯片向周围环境散热保护芯片免受化学腐蚀封装引脚可以提供芯片在整机中的有效焊接,封装方式DIP双列直插式PLCC塑料有引线芯片载体QFP塑料方型扁平式PGA插针网格阵列BGA球栅阵列MCM、SIP的多芯片封装方式 我国知名的封装厂长电南通富士通,封装（3）,DIP,PLCC,QFP,LQFP,TQFP,PGA,BGA,测试（1）,中测（晶圆测试、 Wafer Testin

7、g、CP测试）：晶圆制造完成后的测试测试在制造过程中形成的故障不能测试在封装过程中形成的故障（因为此时还没有封装），所以中测以后必须进行成测可以在封装前测试出故障芯片，避免这部分故障芯片的封装费用，适用于封装费用比较昂贵的芯片。所以，封装费用低廉的芯片可以不经过中测自动测试仪ATE（Teaster） 自动探针台ProbeStation,测试（2）,成测（成品测试、Final Testing 、FT）：芯片封装完成后的测试，需对每个芯片进行测试测试在制造、封装过程中形成的故障是必须经过的过程，但对经过中测的芯片可以相对简单自动测试仪ATE 芯片自动分拣机（或称机械手）Handler,测试（3）,

8、世界知名的测试仪器和设备Advantest（爱德万）Teradyne（泰瑞达）Credence（科利登）Verigy（原Agilent 安捷伦半导体测试部门）,绪 论,1. IC：从设计、制造、封装、测试到芯片产品2. IC设计：设计流程及其EDA工具 1）数字IC设计流程 2）模拟IC设计流程 3）设计对制造和封测的影响,IC的大致分类 (1),IC,FPGA/CPLD,数字ASIC（掩膜） 基于门阵列 基于标准单元 基于全定制,数字IC,混合ASIC,SOC,混合信号IC,射频/模拟IC,IC的大致分类 (2),集成电路数字IC：处理数字信号，可以做成很大的规模ASIC（需制作掩模） Ap

9、plication Specific Integrated Circuit 专用集成电路FPGA/CPLD（可以编程，不需制作掩模） Field Programmable Gate Array 现场可编程门阵列 Complex Programmable Logic Device 复杂可编程逻辑器件模拟/射频IC：处理模拟信号，规模远不如数字IC放大器（ RF放大器、中放、运放、功放）；比较器；振荡器；混频器；模拟PLL；稳压稳流源等数模混合信号IC： ADC、DAC；某些Driver；电源管理；等等SOC：System on Chip（系统集成电路，片上系统）,IC的大致分类 (3),数字IC

10、中，数字ASIC与FPGA/CPLD 的区别ASIC：需制作掩模设计时间长，硬件不能升级芯片面积小，性能可以得到较好的优化 适合芯片需求量大的场合：片量用于平摊昂贵的光罩掩模制版费，降低单片生产成本FPGA/CPLD：可以编程，不需要后端设计/制作掩模开发门槛较低，设计时间较短，可方便和快速地升级优化硬件芯片面积大，性能不够优化 适合芯片需求量小的场合：不用支付昂贵的光罩掩模制版费作为数字ASIC设计流程中的必要步骤：ASIC设计中前端设计的FPGA原型验证（HDL功能验证）,IC设计与EDA技术/EDA工具 (1),EDA（Electronic Design Automatic，电子设计自动

11、化) 是指以计算机为工作平台的电子CAD工具软件集EDA工具使得设计者的工作仅限于利用软件的方式，就能完成对系统硬件功能和性能的实现集成电路设计从一开始就依赖于EDA技术及工具，离开EDA技术集成电路设计将寸步难行。而且随着技术的进步，集成电路的设计越来越依赖EDA工具工艺越来越先进，线宽越来越小功能越来越复杂，规模越来越大性能要求越来越高，速度越来越快，对功耗的要求越来越高 产品上市的时间（time to marketing）越来越短，对设计时间的要求越来越短集成电路设计反过来也促进了EDA技术及工具的发展,IC设计与EDA技术/EDA工具 (2) EDA工具的作用对象,EDA技术,IC设计

12、,FPGA/CPLD 设计,数字ASIC设计 基于门阵列 基于标准单元 基于全定制,数字IC,混合ASIC设计,PCB,SOC,混合信号IC,模拟/射频IC,IC设计中需要考虑的因素,满足功能和性能的要求性能：速度、功耗降低芯片成本单芯片成本计算 CT = CD/N + CP/(yn) + 封装测试成本 第一项表示分摊到每个芯片上的设计费用：CD是设计及掩模制版费（也叫NRE费用）， N是总产量 第二项表示每个芯片的制造费用：CP是每个晶圆的制造费用，n是每个晶圆上的管芯数，y是晶圆成品率降低芯片设计成本良好的设计流程降低芯片制造成本优化设计来减少芯片面积，增加每个晶圆上的管芯数在设计中采用D

13、FM方法来提高芯片制造成品率降低芯片测试成本在设计中采用可测试性设计（DFT）方法，降低每个芯片的测试时间延长芯片使用寿命如热均匀分布等缩短芯片面市时间（Time-to-Market）,数字IC设计流程 包括：数字ASIC设计流程 FPGA/CPLD设计流程,数字IC设计,在VLSI时代，数字IC设计是VLSI设计的根本所在更大的规模（复杂度）更好的性能更低的功耗超深亚微米（VDSM）工艺技术：对互连问题的关注设计方法：层次化从高层次的系统抽象描述，逐级向下进行设计/综合、验证，直到物理版图级的低层次描述系统（功能）级寄存器传输级（RTL）门级电路级 物理版图级层次化的设计方法使复杂的电子系统

14、简化，并能在不同的设计层次及时发现错误并加以纠正 设计方法：结构化把复杂的系统划分成一些可操作的模块，允许多个设计者同时设计，而且某些模块的可以复用,数字ASIC设计流程概述,设计流程前后端、三阶段设计/综合验证RTL前端行为设计功能验证最终得到的是RTL Source CodeGDSII后端：后两个阶段逻辑/版图综合验证(时序分析/版图验证）“综合”可以不太精确地理解为：人工控制和干预的自动化设计曾经的前端、后端的界限：以门级电路网表（netlist)为界（左图虚线部分）,RTL前端,GDSII后端,前端,后端,功能仿真,版图验证,Tape-out,数字ASIC设计流程（简化流程）,RTL设

15、计与功能仿真RTL编码设计（RTL Coding） RTL功能仿真（RTL Simulation） 逻辑综合与时序分析逻辑综合（Synthesis） 时序分析（Timing Analysis）版图设计与验证布局布线（Place & Route）版图验证（Layout verification）&版图后仿真（Post-Layout Timing Analysis）,数字ASIC设计流程中采用的典型EDA工具,常用的EDA工具提供商 Cadence Synopsys Mentor Graphics,RTL编码设计（1）,RTL （寄存器传输级）设计 用硬件描述语言HDL（Verilog、VHDL）

16、来描述硬件描述语言（Hardware Description Language） HDL 描述硬件电路，抽象地表示电路的结构和行为（怎样组成，完成什么功能） 原理图设计输入法虽然直观，但设计效率不高 HDL是文本，可读性好，便于交流、维护和移植当前主流的HDL Verilog HDLVHDL（VHSIC HDL）VHSIC：Very High Speed Integrated Circuit,RTL编码设计（2）,HDL描述的两种方式结构描述：若干部件用信号线互连形成一个实体行为描述：反映信号的变化、组合和传播行为，特点是信号的延迟和并行性HDL的特点层次化：可在不同设计层次进行描述，并可以多

17、层次混合描述结构化：可描述实体结构抽象性：可进行行为描述既可被仿真验证，又可被综合（生成电路网表）HDL的作用具有与具体硬件电路无关和与EDA工具平台无关的特性，简化了设计支持从系统级到门和器件级的电路描述，并具有在不同设计层次上的仿真/验证机制可作为综合工具的输入，支持电路描述由高层向低层的转换,RTL功能仿真,检验RTL级的HDL设计是否实现了Spec.需要的功能,仿真：先对设计进行一系列的激励（输入），然后有选择的观察响应（输出） 激励与控制：设置输入端口，输入激励向量，同 响应和分析：及时监控输出响应信号变化，判断是否正确、合法 常用的仿真EDA工具：VCS (Synopsys), M

18、odelsim(Mentor), NC(Cadence）,逻辑综合,逻辑综合：将描述电路的RTL级HDL转换到门级电路网表netlist的过程根据该电路性能的要求（限制），在一个由制造商提供的包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下，寻找出一个门级逻辑网络结构的最佳实现方案，形成门级电路网表netlist综合EDA工具主要包括三个阶段：转换(Translation)、优化(Optimization)与映射(Mapping)转换阶段：将RTL用门级逻辑来实现，构成初始的未优化电路。优化与映射：对已有的初始电路进行分析，去掉电路中的冗余单元，并对不满足限制条件的路径进行优化，然后将

19、优化之后的电路映射到由制造商提供的工艺库上,常用的验证EDA工具：Design Compiler（Synopsys),时序分析,对于VLSI，时序分析一般采用静态时序分析STA（Static Timing Analysis），以验证门级逻辑网络结构netlist的时序是否正确 STA工具的基本思想: 在netlist中找到关键路径关键路径是netlist中信号传播时延的最长路径，决定了芯片的最高工作频率 STA工具可以分为三个基本步骤: 第一步是将netlist看成一个拓扑图 第二步是时延计算连线时延 (net delay)单元时延 (cell delay)第三步是找到关键路径并计算时延，进行

20、判断常用的时序验证EDA工具:PrimeTime（Synopsys),时序图的转化,单元时延,连线时延,STA原理图,布局布线,布局布线: 将门级电路网表（netlist）实现成版图(layout) 常用的EDA工具：Encounter（Cadence）、Astro (Synopsys),版图验证,版图验证包括DRC和LVSDRC（Design Rule Check）：保证版图的可制造性 保证版图满足芯片制造厂的版图设计规则（Design Rule）LVS（Layout Versus Schematic）： 证明版图与门级电路网表netlist的一致性常用的DRC/LVS EDA工具Mento

21、r 的CalibreSynopsys的Hercules,版图后仿真,版图后仿真保证版图是否满足时序的要求版图后仿真之前首先要进行参数提取参数提取：提取版图的连线时延信息（RC Extract）版图后仿真STA 常用的参数提取EDA工具Synopsys的StarRCXT常用的版图后仿真STA EDA工具Synopsys的PrimeTime,FPGA/CPLD设计流程,设计输入,功能仿真,逻辑综合,位流文件,适配,配置器件,时序仿真,RTL HDL,EDIF or XNF netlist file,ModelSim,HDL、图形、混合输入,Synplify,ModelSim,SDF,设计输入,图形

22、输入 HDL输入混合输入,仿真、综合与适配,功能仿真：HDL设计是否实现Spec.功能要求。采用的EDA工具：Modelsim（Mentor）逻辑综合：HDL转化为FPGA门级网表。采用的EDA工具：Synplify（Synplicity）、Precision（Mentor）时序仿真不同于前面提到的静态时序仿真STA，是动态时序仿真采用的工具：Modelsim适配：也称结构综合或FPGA布局布线，是将由综合产生的网表文件配置于指定的目标器件(FPGA/CPLD)中，产生最终的下载文件，如JEDEC、Jam格式的文件,FPGA/CPLD 器件及其开发工具,FPGA/CPLD 器件提供商Alter

23、aXilinxFPGA/CPLD 开发的EDA工具一般由器件生产厂家提供，但器件厂家只开发集成开发环境IDE和与器件密切相关的适配工具，功能仿真和综合工具实际是由第三方EDA软件开发商公司提供Altera Quartus II （前身为Maxplus II ）Xilinx ISE,模拟IC设计流程,模拟IC设计流程,模拟IC设计流程是全定制设计流程电路图编辑常用的工具：Cadence Virtuoso Schamatic Composer电路仿真（电路模拟）：俗称 SPICE 仿真常用的工具： Synopsys HSPICE，Cadence Spectre版图编辑常用的工具： Cadence

24、Virtuoso Layout Editor（LE）版图验证与后仿真DRC/ LVS： DRC保证版图满足芯片制造厂的设计规则 / LVS证明版图与网表的一致性，常用的DRC/LVS EDA工具：Mentor CalibreSynopsys Hercules 参数提取：提取版图的连线时延信息（RC Extract），常用的参数提取EDA工具Synopsys StarRCXT版图后仿真：SPICE,典型设计流程及EDA工具,MPW：对设计、制造和封测的作用,MPW对设计、制造和封测的作用,为什么要需要MPW样片？ 在设计阶段只是采用软件仿真的方式对芯片进行验证，通过MPW可取得的样片，进行真实硬

25、件环境下的：芯片功能和性能（设计）的测试验证和评价将芯片放在实际的整机系统中，用各种测试仪器设备，看系统是否正常工作芯片制造工艺的验证和评价：确定量产芯片的制造厂商芯片量产测试方案的调试和基本确定：确定ATE及测试方案,设计与制造、封测之间的MPW环节,MPW 怎么搞？,MPW叫做多项目晶圆流片：廉价 Multi-Project Wafer,A单位的流片项目,B单位的流片项目,D单位的流片项目,C单位的流片项目,对MPW出来的晶圆要进行切割和封装，才能得到样片,Summary,IC设计、制造、封装、测试IC设计IC分类IC设计与EDA工具IC设计中需要考虑的因素数字IC设计流程数字ASIC设计流程FPGA/CPLD设计流程模拟IC设计流程MPW对设计、制造和封测的作用,