《集成电路制造工艺与工程应用》第三章ppt课件.pptx

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1、介绍工艺集成：PN结隔离技术LOCOS（硅局部氧化）隔离技术STI（浅沟槽）隔离技术,隔离技术,半导体集成电路是通过平面工艺技术把成千上万颗不同的器件制造在一块面积非常小的半导体硅片上，并按要求通过金属将它们连接在一起，形成具有一定功能的电路。隔离技术是工艺制程技术的关键，它决定了集成电路的性能和集成度。PN结隔离技术。LOCOS隔离技术。STI隔离技术。,PN结隔离技术,PN结隔离技术，它是利用PN结反向偏置时呈高电阻性，来达到相互绝缘隔离的目的。双极型工艺制程技术的流程。第一步、准备p型衬底硅（P-type-Substrate P-sub）；第二步、形成n型埋层（N-type-Burrie

2、r-Layer NBL）；第三步、生长n型外延层（N-type-Epitaxy N-EPI）；第四步、形成PW保护环隔离；第五步、形成重掺杂NW（N-Type-Well）集电极；第六步、形成NPN基区（P-base）；第七步、形成NPN发射极和集电极接触；第八步、形成基极和PW接触。,PN结隔离技术,影响PN结隔离效果：偏置电压NW、PW保护环的掺杂浓度E-EPI层的掺杂浓度为了达到比较好的隔离效果：增大PW保护环的宽度提高PW保护环的掺杂浓度提高PW保护环的掺杂浓度=间接增大集电区和PW保护环的寄生电容=影响双极型工艺集成电路的工作速度。,PN结隔离技术-寄生的场效应管,当金属线在两个NPN

3、之间PW保护环的上方横向跨过时，它们就会形成寄生的场效应晶体管NMOS，相邻的两个NPN的集电区为该寄生NMOS的源和漏，金属线是栅。寄生NMOS的阈值电压：PW保护环的浓度ILD（Inter Lay Dielectric）氧化层的厚度提高PW保护环的浓度=会增加集电区与PW保护环的寄生电容。,LOCOS（硅局部氧化）隔离技术,LOCOS隔离技术与PN结隔离技术非常类似，实际上LOCOS隔离技术就是把PN结隔离技术中的PW保护环换成氧化物，LOCOS隔离技术是PN结隔离技术的副产物，氧化物能很好地隔离器件，降低结电容，同时改善闩锁效应和寄生NMOS等问题。,LOCOS（硅局部氧化）隔离技术,L

4、OCOS隔离技术的工艺流程：第一步生长前置氧化层（PAD Oxide），缓冲Si3N4层对衬底的应力；第二步生长Si3N4，它是场区氧化的阻挡层；第三步有源区AA（Active Area）区域光刻和刻蚀处理；第五步场区氧化，形成硅局部场氧化物隔离器件；第六步湿法刻蚀去除Si3N4。,LOCOS（硅局部氧化）隔离技术,LOCOS隔离技术存在两个严重问题：一个问题是场区氧化层横向形成鸟嘴（birds beak），淀积LOCOS场区氧化层的过程中需要消耗掉大约44%的硅，氧原子既进行纵向扩散越过已生长的氧化物与正下方的硅反应生产成氧化物，氧原子也进行横向扩散与Si3N4掩膜下硅反应生产成氧化物。LO

5、COS场区氧化层的中部是凸起的然后向两边横向延伸凹入Si3N4掩膜下的有源区，并且凹入Si3N4掩膜下的氧化物会逐渐变薄形成鸟嘴的形状，所以横向延伸凹入有源区的现象被称为鸟嘴效应。LOCOS隔离技术的另外一个问题是白带效应，LOCOS场氧是在高温的湿氧的环境下反应生长的，而Si3N4也会在高温的湿氧的环境下生成NH3，NH3会扩散到Si/SiO2界面，并在Si/SiO2界面与Si反应形成Si3N4，这些Si3N4在有源区的边缘形成一条白带，这些Si3N4会影响后续生长的栅氧化层的质量并导致栅氧的击穿电压下降。,LOCOS（硅局部氧化）隔离技术,MOS管的源漏与衬底的PN结都是零偏或者反偏的，它

6、们的漏电流几乎为零，MOS管是被这种自身的PN结相互隔离的。当相邻的NMOS漏极N型有源区与NW之间的耗尽区相互靠近，它们之间的势垒高度开始减小，电子很容易越过这个势垒形成漏电流，需要考虑NMOS漏极N型有源区与NW的穿通问题。,LOCOS（硅局部氧化）隔离技术,利用LOCOS 隔离技术制造的CMOS集成电路工艺也存在寄生场效应晶体管的问题。当金属引线从NMOS的漏极N型扩散区与PMOS的NW之间的PW上方跨过时，将会形成寄生的场效应晶体管NMOS，NMOS漏极N型扩散区如同寄生的NMOS的源极，NW如同寄生的NMOS的漏极，金属互连线是寄生的NMOS的栅极。为了解决高压HV-CMOS和BCD

7、集成电路寄生场效应晶体管的问题，在淀积场区氧化层之后，要增加一道场区离子注入工艺流程，目的是提高寄生场效应晶体管的阈值电压，这样可以有效地改善因为寄生场效应晶体管的导通而形成漏极的问题。,场区离子注入光刻处理。场区离子注入。去除光刻胶。生长LOCOS场氧化物。湿法刻蚀去除Si3N4。,场区离子注入,STI（浅沟槽）隔离技术,STI隔离技术与LOCOS隔离技术非常类似，STI隔离技术是采用凹进去的沟槽结构，它场区的氧化物不是通过热氧化生长的，而是采用HDP CVD（High Density Plasma CVD）的方式淀积的SiO2，所以STI隔离技术可以解决鸟嘴效应和白带效应。,STI（浅沟槽

8、）隔离技术,STI隔离技术的工艺流程：第一步生长前置氧化层，缓解后续步骤形成Si3N4层对衬底的应力；第二步生长Si3N4，它是STI CMP的停止层，也是场区离子注入的阻挡层；第三步AA区域光刻处理和刻蚀；第四步场区侧壁氧化修复刻蚀损伤；第六步利用HDP CVD淀积场区SiO2，形成场区氧化物隔离器件；第七步利用CMP去除多余的氧化物，进行STI氧化物平整化；第八步利用湿法刻蚀去除Si3N4。,STI（浅沟槽）隔离技术,MOS管的源漏与衬底的PN结都是零偏或者反偏的，所以它们的漏电流几乎为零，MOS管是被这种自身的PN结相互隔离的。相邻的NMOS漏极N型有源区与NW之间就会形成漏电流，所以需

9、要考虑NMOS漏极N型有源区与NW的穿通问题。类似的情况还有PMOS漏极P型扩散区与PW的穿通问题。,STI（浅沟槽）隔离技术,在利用STI 隔离技术的CMOS集成电路中，同样也存在寄生场效应晶体管NMOS导通形成漏电的问题，与LOCOS隔离技术类似，当金属引线从NMOS的漏极与PMOS的NW之间的PW上方跨过时，也会形成寄生的场效应晶体管NMOS ，NMOS漏极N型扩散区如同寄生的NMOS的源极，NW如同寄生的NMOS的漏极，金属互连线是寄生的NMOS的栅极。为了解决寄生的场效应晶体管的问题，对于HV-CMOS和BCD集成电路，工程人员会在HDP CVD淀积之前，增加一道场区离子注入工艺流程

10、，目的是提高寄生的场效应晶体管的阈值电压，这样可以有效的改善寄生的场效应晶体管的形成漏电的问题。,场区离子注入光刻处理。场区离子注入。去除光刻胶。利用HDP CVD淀积场区SiO2。,场区离子注入,STI（浅沟槽）隔离技术,利用STI隔离技术制造的集成电路也有几个需要注意的问题：第一个与沟槽上方的拐角有关，沟槽上方的拐角不能太尖，否则会造成沟槽侧壁反型，从而造成器件的亚阈值漏电流过大。第二个是白带效应，STI侧壁的热氧化也会引起轻微的白带效应。第三个与STI的厚度有关，STI的氧化层高度必须比有源区高，因为在后续的离子注入工艺后去光刻胶步骤不断会有酸槽，会消耗一部分氧化物。,LOD效应,对于利

11、用STI作隔离的深亚微米CMOS工艺制程技术，STI沟槽中填充的是隔离介质氧化物，由于硅衬底和隔离介质氧化物的热力膨胀系数不同，导致STI会产生压应力挤压邻近MOS的有源区，引起器件的电参数发生变化，这种效应称为STI应力效应，也称LOD效应（Length of Diffusion effect）。LOD效应主要影响器件的饱和电流（Idsat）和阈值电压（Vth）。,LOD效应,LOD效应对模拟电路的影响特别大，例如电流镜电路。增加了伪器件的电流镜电路，目的是获得更好的电路匹配。为了降低LOD效应对电流镜电路的影响而增加伪器件从而增大STI到有效器件栅极的距离，获得更好的电路匹配。,硬掩膜版（

12、Hard Mask）工艺技术,湿法腐蚀是一种纯化学腐蚀，工艺简单，具有非常好的选择性，但是没有特定方向的，腐蚀后的线条宽度难以控制，腐蚀出的图形存在一定的偏差，无法高质量地完成图形转移和复制。干法刻蚀具有非常好的方向性，纵向上的刻蚀速率远大于横向的刻蚀速率，可获得接近垂直的刻蚀轮廓。由于离子是全面均匀地溅射在硅片上，离子对光刻胶和无保护的薄膜材料会同时进行轰击刻蚀，其刻蚀的选择性比湿法腐蚀差很多。,硬掩膜版（Hard Mask）工艺技术,硬掩膜版是首先利用很薄的光刻胶的把图形转移到中间层，再通过中间层把图形转移到底层薄膜材料。硬掩膜版工艺技术的方案实际是通过选择合适的硬掩膜版材料和刻蚀条件来调

13、节硬掩膜版的选择性，从而得到高选择性的硬掩膜版材料，然后间接通过高选择性的硬掩膜版把图形转移到底层薄膜材料上，从而解决光刻胶选择性差和倾斜倒塌的问题，最终利用厚度很薄的光刻胶得到更高的分辨率和更精准的底层图形。,硬掩膜版（Hard Mask）工艺技术,光刻机光源的波长不断演进：436nm的G-线、365nm的I-线和248nm的DUV KrF，到193nm的DUV ArF。用于DUV ArF光刻的光刻胶的机械强度和刻蚀选择性都要比DUV KrF光刻的光刻胶差。因为刻蚀的过程中也会消耗一部分光刻胶，较差的选择性导致DUV ArF光刻的光刻胶的需要更厚的厚度才能完成刻蚀并把图形从光刻胶转移到需要被

14、刻蚀的薄膜材料。另外DUV ArF光刻的对焦深度也要比DUV KrF光刻的小。芯片的线宽随着工艺特征尺寸缩小而缩小，光刻胶的厚度与芯片的线宽的高宽比反而增大，也就是光刻胶的高度与宽度比增大，较大的光刻胶的高宽比和更小的对焦深度会导致光刻胶出现倾斜倒塌的几率增大。,硬掩膜版（Hard Mask）工艺技术,多晶硅栅硬掩膜版的工艺流程：淀积多晶硅栅淀积的SiO2和SiON层栅光刻处理显影,硬掩膜版（Hard Mask）工艺技术,多晶硅栅硬掩膜版的工艺流程：刻蚀硬掩膜版刻蚀多晶硅栅淀积的SiO2和SiON层栅光刻处理湿法刻蚀去除SiO2和SiON。,漏致势垒降低效应,图3-44 DIBL效应导致栅极对

15、沟道的控制能力下降,图3-45 NMOS长沟道器件表面的能带图,图3-46 NMOS短沟道器件表面的能带图,对于长沟道器件，源和漏极的耗尽区宽度远小于器件的沟道长度，漏极的电压不会影响源极与衬底之间的自建势垒高度。对于短沟道器件，源和漏极的耗尽区宽度约等于器件的沟道长度，漏极电压的升高导致源极与衬底之间的自建势垒高度降低，随着漏极电压的升高，这个自建势垒高度不断降低，器件的沟道长度越短，DIBL效应就越严重，并且随着漏极电压不断增大而加强。,漏致势垒降低效应,改善漏致势垒降低效应的方法：通过降低栅氧化层厚度抑制DIBL效应的方法是通过提高栅控能力来提高栅极与衬底的介面电场，达到提高衬底势垒高度

16、的目的，从而降低漏电流和防止源漏穿通。通过降低源漏区结深抑制DIBL效应的方法是通过减小漏极耗尽区与栅极的距离来提高栅控能力，达到控制衬底势垒高度的目的，从而防止源漏穿通。通过提高沟道掺杂浓度抑制DIBL效应的方法是通过降低漏极耗尽区的宽度，使得源和漏极的耗尽区宽度之和小于器件的沟道长度，从而防止源漏穿通。,晕环离子注入,为了抑制短沟道器件的DIBL效应，在LDD结构中使用晕环（Halo，或者称口袋Pocket）离子注入来提高衬底与源漏交界面的掺杂浓度，从而降低源漏耗尽区的宽度，达到抑制短沟道器件的DIBL效应。晕环离子注入的类型是与衬底相同的，例如NMOS的晕环离子注入的类型是p型，而PMO

17、S的晕环离子注入的类型是n型。,图3-47 (a) LDD离子注入 (b) 晕环离子注入 (c) 源漏重掺杂离子注入,浅源漏结深,源和漏结深与DIBL效应成正比，可以通过减小源和漏结深改善DIBL效应。源和漏的扩展区LDD结深也与DIBL效应成正比。,图3-48 0.18m CMOS的剖面图,图3-49 45nm CMOS的剖面图,图3-50 22nm FD-SOI CMOS的剖面图,倒掺杂阱,亚微米以上的阱离子注入工艺是采用两次离子注入的方式：第一次是离子注入到沟道表面附近，然后再通过高温扩散推进到合适的深度。第二次是阈值电压离子注入。深亚微米阱工艺是倒掺杂阱，阱离子注入工艺是分三次离子注入

18、：第一次是高能量和高浓度的阱离子注入，注入的深度最深，达到几微米；第二次是中等能量和中等浓度的防穿通沟道离子注入，离子注入到沟道及沟道下表面附近；第三次是低能量和低浓度的阈值电压调节离子注入，离子注入到沟道表面附近。,图3-51阱离子注入剖面图,图3-52防穿通沟道离子注入剖面图,图3-53阈值电压离子注入剖面图,阱邻近效应,图3-54 光刻胶反射离子导致阱边缘表面掺杂浓度不同的示意图,图3-55 阱边缘表面掺杂浓度不同导致WPE效应的示意图,靠近阱边缘的器件的电特性会受到器件沟道区域到阱边界距离的影响，这种现象称为阱邻近效应(Well Proximity Effect - WPE)。造成WP

19、E效应的原因是在进行阱离子注入工艺时，经过电场加速的离子在光刻胶边界和侧面上发生了散射和反射，散射和反射离子会进入到硅表面，影响阱边界附近区域的掺杂浓度，阱边界附近的掺杂浓度是非均匀的，它会随着距离阱边界的远近而变化，距离阱边界越近的区域，浓度越大，这种不均匀掺杂造成不同区域的器件的阈值电压和饱和电流是不同的。,阱邻近效应,0.11m工艺平台2.5V NMOS的阈值电压Vt随S（是器件沟道到阱边界的距离）变化的示意图。改善WPE效应的方法是根据电路设计要求判断是否需要考虑WPE效应的影响，从而选择器件沟道区域到阱边界的距离S的值。,图3-56 0.11m 3.3V NMOS的Vt随S变化的示意

20、图,图3-57 NMOS到PW边界不同的版图,反短沟道效应,在实际的工艺中引入了晕环离子注入，器件的阈值电压并不会随着沟道长度变小而变小，而是出现先增大后变小的效应，业界称这个效应为反短沟道效应。因为晕环离子注入是在器件沟道中源和漏有源区边界附近形成与沟道同型的中等掺杂区域，随着沟道长度变小，这两个中等掺杂区域会相互靠近，并可能重叠在一起，随着它们相互靠近，沟道的掺杂浓度会逐渐变大，导致阈值电压变大和饱和电流变小。,65nm 1.2V NMOS的Vt随沟道长度变化的示意图,热载流子注入效应,MOSFET的工作区间,图3-59 MOSFET理想的电压与电流特性曲线,图3-60 MOSFET工作在

21、线性区、非线性区和饱和区,MOSFET的工作区间,MOSFET的工作区间：当VgVt（Vt为阈值电压）时，首先漏极电流随漏极电压线性增加，因为此时器件沟道的作用可以等效于一个电阻，这个工作区间称为线性区。随着漏极电压不断升高，栅极在漏极附近的反型层厚度不断减小，漏电流偏离线性，这个工作区间称为非线性区。当漏极电压继续不断增大时，漏电流的曲线缓慢变平，直到沟道被夹断，漏电流趋于定值，器件最终进入饱和区。,沟道电场强度,对于工作在饱和区的器件，器件漏极有源区与衬底之间会形成耗尽区，耗尽区的电阻率比强反型的沟道电阻率要大很多，所以器件的等效电阻主要分布在夹断点到漏极有源区之间的耗尽区，大部分的源漏电

22、压都会加载在这个耗尽区。在从源极有源区到漏极有源区方向上电场等势线分布是越来越密的，电场强度E=V/L, V是电势差，L是电场等势线的距离，电场等势线分布越来越密表示L越小，最强的横向电场出现在漏极有源区与衬底的交界处。,工作在饱和区的NMOS沟道的电场,工作在饱和区的NMOS电场等势线分布,工作在饱和区的NMOS管的电流流向,衬底电流Isub随栅电压Vg变化,热载流子注入效应,载流子经过沟道强电场区加速形成热载流子，热载流子会与耗尽区的晶格发生碰撞电离，碰撞电离会产生一群能量非常高的热电子和热空穴，新产生的热电子会有很大一部分到达漏端，形成漏电流，也有非常少的热电子进入栅氧化层到达栅极形成栅

23、电流。新产生的热空穴会有多种流向，有一小部分进入栅极形成栅电流。绝大部分新产生的热空穴会流向衬底，形成衬底电流Isub，因为衬底的电势最低。衬底电流是栅电压的函数，呈现独特的抛物线形状，它随着Vg的逐渐增加而增大，达到最大值后减小。最大值通常出现在VgVd/2附近。,热载流子注入效应,热载流子注入效应会导致几个严重的问题：第一个是器件的阈值电压漂移；第二个是漏极感应势垒降低(DIBL)效应；第三个是NMOS寄生的NPN导通；第四个是闩锁效应。,阈值电压漂移,阈值电压漂移：热载流子（包括热电子和热空穴）越过Si/SiO2界面的势垒，会引起栅氧化层损伤导致缺陷或者在栅氧化层中碰撞电离产生氢离子，影

24、响界面态密度，这些界面态和缺陷可以捕捉电荷，导致氧化层充电，充电的栅氧化层会产生纵向电场影响器件的阈值电压，导致器件电特性随工作时间而变化，影响器件的可靠性，造成器件失效。衬底电流Isub：由于流向衬底的热空穴电流与流向栅的热载流子电流是成正比的，而且流向衬底的热空穴电流比流向栅的热电子电流大几个数量级，所以衬底的热空穴电流更容易测量，FAB通常会把衬底电流作为热载流子注入的指标。,漏极感应势垒降低(DIBL)效应,漏极感应势垒降低(DIBL)效应：热空穴流向衬底导致衬底的电压升高，从而导致衬底与源极的势垒高度降低。因为热空穴流向衬底会形成衬底电流，衬底电流过衬底等效电阻Rsub会形成电势差V

25、b=Isub*Rsub，同时造成衬底的电压升高了Vb，使得源端与衬底之间的自建势垒高度降低了q*Vb，源端与衬底之间的自建势垒高度降低导致漏端的电子更容易越过沟道的势垒，增大漏端的漏电流Id，衬底电流越大DIBL效应就越严重。,NMOS表面源到漏的能带图,NMOS的源漏穿通电压随漏极电流变化,NMOS寄生的NPN,寄生的NPN导通,NMOS寄生的NPN导通：热空穴流向衬底导致衬底的电压升高，源端与衬底之间的pn结正偏，漏端与衬底之间的pn结反偏，此时NPN正向导通。当寄生的NPN导通后，已经不能再通过NMOS的栅去关断这个寄生的NPN，这时NMOS寄生的NPN工作在放大区会产生大电流烧毁器件。

26、受NMOS寄生的NPN导通的影响，NPN导通表现为NMOS的源漏穿通，电流不再受沟道控制，NMOS的源漏穿通电压是一个C的形状。,防止寄生的BJT开启的方法：减小Rsub和Isub。通常工艺技术平台会有设计规则规定大尺寸NMOS的衬底PW中p型有源区之间的横向距离S2和纵向距离S1，其实就是限制单个NMOS的尺寸大小。随着S1和S2增大，器件中心到边缘的寄生电阻Rsub也会增大，当Isub*Rsub0.6V会导致寄生的NPN开启。因为空穴的迁移率h比电子的迁移率e小，e大约是h 的2.5倍，所以PNP的放大倍数比NPN的小，另外与NMOS相比，PMOS的热载流子注入效应并不明显，所以热载流子效

27、应导致PMOS寄生的PNP开启的问题并不明显。,寄生的NPN导通,闩锁效应,闩锁效应：热空穴流向衬底导致衬底的电压升高触发寄生NPN和PNP引起的。相邻的NMOS和PMOS存在寄生的NPN和PNP，Rsub是PW衬底的等效电阻，Rnw是NW衬底的等效电阻。当热空穴流向PW衬底会形成衬底电流Isub导致PW衬底的电压升高了Isub*Rsub，如果Isub*Rsub 0.6V时，NMOS源端与PW衬底之间的pn结正偏，NW衬底与PW衬底之间的pn结反偏，那么NPN正向导通。因为NMOS源端与PW衬底之间的pn结正偏，会有一小部分热空穴进入源端，每一个到达源端的空穴都会引起大量电子注入PW衬底，这些

28、电子会有很多一部分被NW衬底收集，被NW衬底收集电子会形成NW电流Inw同时在NW衬底的等效电阻Rnw上形成压降Inw*Rnw，如果Inw*Rnw0.6V时，PMOS源端与NW衬底之间的pn结正偏，NW衬底与PW衬底之间的pn结反偏，那么PNP正向导通，实际上压降Inw*Rnw是NPN导通在PNP上形成正反馈。,双扩散漏（DDD）工艺技术,双扩散漏（Double Diffuse Drain - DDD）工艺技术：它的原理是利用两种不同质量的掺杂离子注入到衬底形成源漏有源区，而这两种掺杂离子的扩散速度是不一样的，质量轻的掺杂离子的扩散速度要比质量重的掺杂离子快，利用热退火使离子扩散再分布在源漏有

29、源区与衬底之间形成缓变结而不是突变结。类似的缓变结也会延伸到栅极下面，漏端与沟道之间形成一定宽度的轻掺杂区域，也称这个轻掺杂突变结为源漏扩展区，目的是降低漏端附近的峰值电场从而削弱热载流子注入效应。以向NMOS源漏有源区掺杂磷和砷为例，磷的质量比砷小，磷的扩散速度比砷快，在沟道的边缘分布占主导地位的是磷，并且形成的pn结是缓变的。,轻掺杂漏（LDD）工艺技术,轻掺杂漏（Lightly Doped Drain - LDD）工艺技术：LDD是在MOS隔离侧墙形成以前增加一道轻掺杂的离子注入工艺，隔离侧墙形成后依然进行源漏重掺杂离子注入工艺，漏端与沟道之间会形成一定宽度的轻掺杂区域，从而降低漏端附近

30、峰值电场，达到削弱热载流子注入效应的目的。轻掺杂的LDD结构作为衔接区使电场强度出现一个缓变的过程，削弱了最强电场强度的峰值，并使电场强度重新分布，电场强度的峰值出现在LDD结构内部。而对于没有LDD结构的MOS，虽然耗尽区从重掺杂的漏端有源区与PW的交界向沟道方向延伸的同时也会向重掺杂的漏端有源区内部延伸，但是在重掺杂的漏端有源区内部只会形成很小的耗尽区，从PW到重掺杂的漏端有源区是一个突变的过程，电场强度在PW与重掺杂的漏端有源区的突然达到最大值，没有一个缓变的过程。,侧墙（Spacer Sidewall）工艺技术：在LDD离子注入后必须制造出掩蔽层防止重掺杂的源漏离子注入影响轻掺杂的LD

31、D结构，开发出侧墙工艺技术，从器件结构的剖面图可以看出，LDD结构都是在侧墙的正下方，侧墙结构不但可以有效的掩蔽轻掺杂的LDD结构，而且侧墙工艺技术不需要掩膜版，侧墙工艺技术的成本也很低和工艺非常简单。侧墙工艺和源漏重掺杂离子注入的简单流程：（a）淀积厚度为S1的介质层，（b）干法刻蚀形成隔离侧墙结构，（c）源漏重掺杂离子注入。因为介质层的厚度为S1，多晶硅栅的厚度为S2，多晶硅栅侧面的介质层厚度是S1+S2，利用各向异性的干法刻蚀回刻形成隔离侧墙结构，刻蚀的方向垂直向下，刻蚀停止硅表面，那么刻蚀的厚度就是S1，所以多晶硅栅侧面剩余的介质层厚度是S2，最终形成隔离侧墙结构。此时隔离侧墙的横向侧

32、面宽度比S1略小，它就是LDD结构的横向宽度，它是由淀积的介质层的厚度决定的。,侧墙工艺技术,侧墙工艺技术,侧墙工艺技术的类型：0.8m工艺，淀积的隔离侧墙介质层是SiO2，利用各向异性的干法刻蚀形成侧墙。0.35m工艺，利用SiO2作为隔离侧墙介质层已经无法满足器件电性的要求，利用SiO2和Si3N4组合代替SiO2作为侧墙介质层。利用SiO2和Si3N4组合作为侧墙介质层的原因有两点：第一点是可以有效的避免干法刻蚀损伤衬底硅；第二点是能形成很好的隔离，改善栅极与漏端的接触填充金属之间的漏电问题。,侧墙工艺技术,0.18m工艺，利用SiO2和Si3N4作为隔离侧墙介质层会出现新的问题，所以利

33、用三文治结构SiO2/Si3N4/SiO2代替SiO2和Si3N4作为隔离侧墙介质层，SiO2/Si3N4/SiO2也称为ONO（Oxide Nitride Oxide）结构。首先利用LPCVD淀积一层厚度大约200的SiO2层作为Si3N4作应力的缓解层，然后淀积大约400的Si3N4层，最后再利用TEOS发生分解反应生成厚度大约1000的SiO2层。利用各向异性的干法刻蚀刻蚀SiO2停在Si3N4层，再干法刻蚀刻蚀Si3N4停在SiO2层。在0.18m工艺制程需要利用三文治结构SiO2/Si3N4/SiO2作为隔离侧墙介质层的原因是厚度1500的Si3N4应力太大，Si3N4应力会使器件产

34、生应变，导致器件饱和电流降低，漏电流增大。为了降低Si3N4的应力，必须降低Si3N4的厚度。,侧墙工艺技术,90nm工艺：栅极与漏极的寄生电容Cgd逐渐增大已经开始影响了器件的速度，为了降低寄生电容Cgd，必须增大栅极与漏极LDD结构的距离，所以要进行双重侧墙。首先是淀积大约50的SiO2覆盖在多晶硅和衬底硅表面，然后淀积是大约150的Si3N4，利用各向异性的干法刻蚀刻蚀Si3N4停在SiO2层形成第一重隔离侧墙，再进行LDD离子注入。LDD离子注入后再淀积三文治ONO结构SiO2/Si3N4/SiO2作为第二重隔离侧墙。对于第二重隔离侧墙，首先利用LPCVD淀积一层厚度大约150的SiO

35、2层作为Si3N4作应力的缓解层，然后淀积大约500的Si3N4层，最后淀积大约1000的SiO2层，利用各向异性的干法刻蚀刻蚀SiO2停在Si3N4层，再干法刻蚀刻蚀Si3N4停在SiO2层。,纳米级侧墙和LDD工艺技术,纳米的侧墙和LDD工艺流程：第一次是在LDD离子注入之前，为了减小栅极与源漏的扩散区的交叠，从而减小它们之间的寄生电容。第二次是在LDD离子注入之后，是为了形成侧墙结构阻挡源漏重掺杂离子注入，形成LDD结构降低HCI效应。淀积SiO2和Si3N4作为第一重隔离侧墙。侧墙干法刻蚀。NLDD光刻处理。显影。NLDD离子注入。,纳米的侧墙和LDD工艺流程：去除光刻胶。PLDD光刻

36、处理。显影PLDD离子注入。去除光刻胶。NLDD1光刻处理。,纳米级侧墙和LDD工艺技术,纳米的侧墙和LDD工艺流程：显影NLDD1离子注入。去除光刻胶。PLDD1光刻处理。显影PLDD1离子注入。,纳米级侧墙和LDD工艺技术,纳米的侧墙和LDD工艺流程：去除光刻胶。清洗。LDD退火激活。淀积三文治ONO结构SiO2/Si3N4/SiO2作为第二重隔离侧墙。侧墙干法刻蚀。,纳米级侧墙和LDD工艺技术,金属硅化物技术,Polycide工艺技术Salicide 工艺技术,Polycide工艺技术,Polycide是指仅仅在多晶硅栅上形成金属硅化物，源和漏有源区不会形成金属硅化物。业界利用多晶硅和P

37、olycide的双层结构代替多晶硅栅，从而降低多晶硅的方块电阻。Polycide工艺技术仅仅减小栅极的电阻，而不会改变有源区的电阻。Polycide工艺技术的工艺实现过程是首先通过LPCVD淀积多晶硅薄膜，然后再通过LPCVD在多晶硅上淀积金属硅化物WSi2薄膜。硅和金属硅化物相互扩散的问题，对于Polycide工艺技术，淀积的是WSi2金属，多晶硅和WSi2的互扩散可以促使多晶硅和WSi2更好的结合，并不会不影响器件性能和栅极的电性。另外，Polycide只淀积在Poly层上，多晶硅栅的掺杂类型不会影响Polycide的阻值，所以设计上不会区分n型或者p型多晶硅栅电阻。,Salicide工艺

38、技术,是利用金属（Ti、Co和NiPt等）与直接接触的有源区和多晶硅栅的硅反应形成Silicide，金属不会与接触的SiO2、Si3N4和SiON等介质材料发生反应，所以Silicide能够很好地与有源区和多晶硅栅对准，把同时在有源区和多晶硅栅上形成Silicide的技术称为自对准金属硅化物（Self Aligned Silicide - Salicide）。 Salicide工艺技术是在标准的CMOS工艺技术的基础上增加硅金属化的相关工艺步骤，Salicide工艺步骤是完成源和漏离子注入后进行的。形成Salicide的基本工艺步骤是首先利用物理气相淀积在多晶硅栅和有源区上淀积一层金属（Ti，

39、Co和NiPt等）。然后进行两次快速热退火处理（RTA）以及一次选择性湿法刻蚀处理，最终在多晶硅表面和有源区表面形成Salicide，金属硅化物包括TiSi2，CoSi2和NiPtSi等薄膜。,在源、漏和栅上形成Salicide,Salicide工艺技术,为什么需要两次RTA呢？以Ti-Salicide工艺为例.首先淀积一层Ti薄膜，然后再淀积一层TiN薄膜覆盖在Ti薄膜上。第一次RTA-1的温度比较低，只有450650，Ti只会与有源区或者多晶硅反应形成高阻态的金属硅化物Ti2Si，它是体心斜方晶系结构，它是C49相.利用选择性湿法刻蚀去除表面的TiN薄膜和氧化硅上没有反应的Ti薄膜，Ti不

40、会和氧化硅反应生成金属硅化物。第二次RTA-2温度很高，最低也要750，有的工艺平台要求高达950，RTA-2可以将C49相的高阻态金属硅化物Ti2Si转化为低阻的C54相金属硅化物TiSi2，C54相是面心斜方晶系结构，它的热力学特性很好，非常稳定。如果只通过一次RTA生成低阻的金属硅化物TiSi2，那么这个步骤的RTA的工艺温度会很高，在如此高温的环境下，硅可以沿着TiSi2的晶粒边界进行扩散，导致氧化硅边界上面的TiSi2过度生长，湿法刻蚀无法去除氧化物上的金属硅化物，而造成短路。,在STI和侧墙上形成Salicide,RTA工艺的温度相位图,RTA工艺的温度相位图：第一次RTA-1使金

41、属与硅反应形成相位C49的高阻态金属硅化物Ti2Si、Co2Si或者NiPtSi，它的反应温度小于T1，T1（Ti） T1（Co） T1（Ni2PtSi）。然后用湿法刻蚀（刻蚀的酸是NH4OH和H2O2）去除氧化物上未反应的金属，防止桥连短路。第二次RTA-2需要更高的温度T2，把相位C49转化为C54的低阻金属硅化物生成TiSi2/CoSi2/ NiPtSi，T2（Ti） T2（Co） T2（Ni2PtSi）。Ti-Salicide有一个致命的缺点，随着Salicide厚度的降低或者线宽的减小，Ti-Salicide由C49相位转化为C54相位的临界温度T1会升高，而C54相位发生团块化的临

42、界温度T2反而会降低，以致于会出现T1=T2的临界点，甚至会出现T2小于T1的情况。大尺寸的工艺才会采用Ti-Salicide工艺技术，例如特征尺寸为0.5m0.25m的工艺技术。而Co-Salicide可以有效避免这种直接发生团块化现象，所以特征尺寸为0.18m80nm的工艺技术都采用Co-Salicide工艺技术。,SAB工艺技术,金属硅化物对于ESD器件和较高阻抗的电阻是有害的，为了得到相同的电阻阻值，金属硅化物电阻比非金属硅化物电阻需要更多的面积，形成金属硅化物的ESD器件会导致ESD电流在器件表面流动，烧毁ESD器件。在没有金属硅化物的有源区，ESD电流沿有源区某个方向流动，造成该方

43、向硅发热和电阻升高，ESD电流会更倾向于流向电阻低的区域，所以ESD电流会沿有源区各个方向均匀地流动，从而达到保护器件的目的。为了形成Non-Salicide器件，需要利用金属只会与多晶硅和有源区硅反应而不会与介质层反应的特点，在进行Salicide工艺流程前淀积一层介质层覆盖在Non-Salicide区域，防止这些区域形成Salicide，这种为了形成Non-Salicide器件的技术称为自对准硅化物阻挡层技术（Self-Aligned Block - SAB），也可以称为电阻保护氧化层（Resist Protection Oxide - RPO）。,SAB刻蚀,为什么SAB刻蚀利用干法刻蚀

44、和湿法刻蚀结合呢？因为干法刻蚀是利用带电离子浆轰击的方式去除氧化硅，它既包括物理的轰击也包括化学反应的过程，如果直接用干法刻蚀完全去除氧化硅会损伤衬底硅，导致最终形成的Salicide电阻偏高。而湿法刻蚀是利用化学反应去除氧化硅，不存在物理轰击，所以不会损伤衬底。但是干法刻蚀是各向异性刻蚀，它的刻蚀方向是垂直向下，它能很好地控制尺寸，而湿法刻蚀是各向同性刻蚀，湿法刻蚀横向刻蚀比较严重，不能控制刻蚀的方向，最终刻蚀得到的尺寸会与设计的图形存在偏差，另外横向刻蚀还会渗透到栅氧里面导致漏电，器件失效。,SAB和Salicide工艺技术的工程应用,SAB和Salicide工艺技术流程：形成重掺杂源漏有

45、源区的工艺流程为起点。淀积SAB。SAB光刻处理。显影SAB刻蚀处理。去除光刻胶。,SAB和Salicide工艺技术的工程应用,SAB和Salicide工艺技术流程：清洗自然氧化层。淀积NiPt和TiN。第一步Salicide RTA-1。NiPt和TiN 选择性刻蚀。第二步Salicide RTA2。,静电放电离子注入技术,先进工艺技术平台器件结构的存在的ESD问题：LDD工艺技术是为了改善器件的HCI效应，但是LDD结构结深很浅，源和漏端的LDD结构相当于两个“尖端”。如果把这种具有LDD结构的器件用于设计输出缓冲级电路，ESD很容易通过“尖端放电”击毁它们。Salicide工艺技术是为了

46、改善有源区的串联电阻和接触电阻，Salicide工艺技术可以在有源区和多晶硅表面形成低阻的Salicide薄膜。如果发生ESD现象，ESD电流会首先沿着低阻的Salicide薄膜流动，ESD的大电流会造成Salicide金属表层发热直接烧毁器件。栅氧化层厚度不断降低是为了降低器件的阈值电压和工作电压，从而降低功耗，但是随着栅氧化层厚度的不断降低，它的击穿电压也不断降低，它更容易被ESD损伤，因为很小的ESD电压就可以击穿栅氧化层。为了改善因为引入先进工艺技术导致输入输出电路ESD防护能力下降的问题，工艺上发展出静电放电离子注入（ESD IMP）工艺技术，ESD IMP工艺技术是通过离子注入的方

47、式改变ESD NMOS的LDD结构或者只改变漏端接触孔正下方pn结界面的击穿电压，使漏端接触孔正下方界面的pn结击穿电压比LDD尖端的击穿电压低，达到保护LDD尖端的目的，从而改善ESD NMOS的ESD性能，提高芯片抵御ESD的能力。,静电放电离子注入技术,ESD IMP工艺技术有两种类型：一种是n型N-ESD IMP，另外一种是p型P-ESD IMP，它们都是只针对ESD NMOS的工艺技术。ESD NMOS是利用自身寄生的BJT NPN开启进行ESD静电放电，因为寄生BJT NPN的ESD放电能力很强。对于ESD PMOS，它的寄生BJT PNP的性能是比较差，在ESD保护电路中通常是依

48、靠它的寄生p型二极管正向导通进行ESD静电放电，所以并没有特别针对ESD PMOS的ESD IMP工艺技术。n型的N-ESD IMP工艺流程是在LDD离子注入后增加一道N-ESD IMP工艺步骤，目的是通过离子注入增大ESD NMOS 的LDD结构结深，所以n型ESD IMP的ESD NMOS不再具有LDD结构尖端放电的特点，从而提高ESD NMOS的ESD性能。,P-ESD IMP工艺技术是在源漏离子注入后增加一道P-ESD IMP工艺步骤，P-ESD IMP的目的是把中等浓度的硼离子通过离子注入掺杂到ESD NMOS漏端有源区正下方与PW的界面，降低该界面pn结的击穿电压，使它的击穿电压比

49、LDD尖端的击穿电压低，达到保护LDD尖端的目的，同时也降低ESD NMOS的骤回电压Vt1，使ESD NMOS寄生BJT NPN在更低的电压就开启进行ESD静电放电，改善ESD NMOS的ESD性能，提高芯片抵御ESD的能力。,静电放电离子注入技术,VSS是接地管脚，VDD是接电源管脚，ESD GGNMOS的栅，源和衬底接触都接地管脚，漏端接VDD管脚，漏端的正下方是P-ESD IMP形成中等掺杂的p型区域。GGNMOS自身存在一个寄生的BJT NPN，当ESD发生在VDD管脚时，VSS接地管脚接地，漏端的电压瞬间升高，首先是漏端接触孔正下方与PW的pn结产生雪崩击穿，因为该区域存在P-ES

50、D IMP中等掺杂的p型区域，界面的pn结击穿电压最低。漏端雪崩击穿产生电子空穴对，空穴被衬底收集形成电流Ipw，电流Ipw流过PW的寄生电阻Rp，从而造成PW的电压Vb升高，当电压Vb=Ipw*Rp0.6V时，源端的有源区与PW之间的pn结正偏，也就是NPN的发射结正偏，这时NPN开启导通形成低阻通路，进行ESD放电，从而保护LDD结构，防止尖端放电击毁器件。,静电放电离子注入技术,静电放电离子注入技术的工程应用,型P-ESD IMP的工艺流程：已经完成源漏离子注入工艺为起点。P-ESD IMP光刻处理。显影。p型P-ESD IMP离子注入。去除光刻胶。,金属互连技术,根据金属互连线的结构特