计算机组成原理第五章第7讲 RISC CPUppt课件.ppt

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1、RISC CPU,5.7 RISC CPU,三要素：有限的简单指令集大量的CPU通用寄存器流水及优化,5.7 RISC CPU,特点（采用流水线技术）简单而统一格式的指令译码；大部分指令可以单周期执行只有LOAD/STORE可以访问存储器简单的寻址方式采用延迟转移技术采用LOAD延迟技术三地址指令格式较多的寄存器对称的指令格式其他。（见书）,5.7 RISC CPU,RISC与CISC的对比P177表5.4,5.7 RISC CPU,实例 MC88110CPU结构框图（见下图）12个执行功能部件3个Cache（指令，数据和目标指令）两个寄存器堆（通用寄存器堆、扩展寄存器堆）六条80位宽的内部总

2、线,MC88110 CPU结构框图,MC88110的指令流水线,超标量流水线CPUF&D：取指和译码段需要一个时钟周期，EX：执行段，大都只需要一个时钟周期，WB：写回段，只需要时钟周期的一半采用了直接通路（Forwarding）技术,指令动态调度策略按序发射取两条指令，配对发送，一个周期可以有两条指令执行完毕如下图：,第一条指令由于资源相关或数据相关,则这两条指令都不发射若第一条指令能发射,第二条不能发射,只发射第1条指令到EX段,第二条指令等待并新取一条指令与之配对等待发射,5.7 RISC CPU,几个问题：怎样判断能否发射呢?可以采用计分牌的方法如何保证按序完成？FIFO指令队列如何对

3、待控制相关（转移指令）？采用延迟转移法和目标指令cache法,5.7 RISC CPU,计分牌：计分牌是一个位向量、每一位对应寄存器堆中的一个寄存器。指令发射时，目的寄存器在计分牌中相应位为1；写回后清0判断指令可否发射的条件是：该指令的所有目的寄存器、源寄存器在向量位中对应的位都为0否则，等待这些位清除,5.7 RISC CPU,FIFO队列FIFO队列称为历史缓冲器，每当一条指令发射后，副本传入FIFO队列队尾只有当前面的指令执行完毕，才到达队首，执行完毕后，离开队列,5.7 RISC CPU,延迟转移法可选如果采用延迟转移选项，则转移指令后的转移延迟时间内指令被发射否则，指令照常发送指令

4、Cache（TIC）法是一个32位的全相联Cache，用来保存转移路径的前两条指令,5.7 RISC CPU,例5 超标量流水线结构如下,5.7 RISC CPU,I1LDA R1,AI2ADDR2,R1I3ADDR3,R4I4MULR4,R5I5LDAR6,BI6MULR6,R7画出按序完成各段推进情况图画出按序完成流水线时空图,RAW,WAR,WAW,5.7 RISC CPU,I6,5.7 RISC CPU,第五章小结,CPU是计算机的中央处理部件，具有4项基本功能。现代CPU构成有3部分。CPU中的寄存器：指令寄存器、程序计数器、地址寄存器、数据缓冲寄存器、通用寄存器、状态条件寄存器。指

5、令周期：CPU从存储器取出一条指令并执行这条指令的时间和称为指令周期。,第五章小结,时序信号产生器：提供CPU周期（也称机器周期）所需的时序信号。操作控制器：利用这些时序信号进行定时，有条不紊地取出一条指令并执行这条指令。微程序控制器：利用软件方法设计操作控制。硬布线控制器：某一微操作控制信号是指令操作码译码输出、时序信号和状态条件信号的逻辑函数。,第五章小结,并行处理技术贯穿于信息加工的各个步骤和阶段。概括起来，主要有三种形式：时间并行；空间并行；时间并行+空间并行。流水CPU是以时间并行性为原理构造的处理机，是一种非常经济而实用的并行技术。目前的高性能微处理机几乎无一例外地使用了流水技术。流水技术中的主要问题是资源相关、数据相关和控制相关，为此需要采取相应的技术对策，才能保证流水线畅通而不断流。,看动画布置作业：P183：1，8，11，12，13修改题目：1.（2）保存当前正待执行的2.参见图5.15的数据通路。12.（1） ；（2）完成100个任务，加速比是多少？；其余编号顺延13.增加（4）求流水线的效率。,Q&A,