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1、,芯片设计流程,半导体芯片行业三种运作模式：,IDM,Foundry,Fabless,芯片设计流程,概念和市场调查,结构级说明、RTL编码,转换时钟树到DC,形式验证（扫描插入的网表与CT插入的网表）,RTL仿真,逻辑综合、优化和扫描插入,全局布线后STA,形式验证（RTL与门级）,时序正确?,否,是,布图前STA,详细布线,否,时序正确?,布图后STA,是,时序正确?,布图规划、布局、CT插入和全局布线,否,是,定案下单,前端,后端,芯片设计流程 - 前端,芯片设计流程 - 后端,前端设计流程,前端的基本设计流程，从输入需求到输出网表的过程。主要步骤为： RTL设计 验证 静态时序分析 覆盖

2、率 FPGA测试 ASIC综合时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,前端设计流程工艺选择,芯片工艺选择,成本,工艺特点,工艺成熟度,技术需求,IP成熟度,包括该工艺下的芯片制造成本和设计成本,Foundry可提供的第三方IP，IP的功能、性能和使用情况,性能、功耗、面积、温度、寿命、可实现的频率、可支持的金属层数等,基于该工艺下的Foundry IP、单元库的集成、后端设计等,芯片工艺的选择就是对这些因素的权衡,前端设计流程-IP,IP,模拟IP：,数字IP,包括如AD、DA、PLL、PAD、flash等IP，这些都和芯片工艺相关，选定工艺后向相应的

3、工艺厂商进行购买,购买业界已经较成熟的IP的使用权，如Ethernet MAC、AMBA、DMAC等,开源IP核:,自主设计IP：通过硬件描述语言（VHDLVerilog）实现模块功能，形成RTL（寄存器传输级）代码。,在设计中，带有MEM的模块需要内建自测试设计BIST,前端设计流程-RTL,芯片可测性设计DFT（Design for Test ）,MEM,reg,BIST,MODULE,bist_en,success,fail,BIST模式,正常工作模式,reg,reg,reg,reg,Scan_out,Scan_in,scanmode,BIST,DFT,前端设计流程-DFT,RTL代码设

4、计规则检查 采用nLint工具，针对电路进行设计规则检查，包括代码编写风格、DFT、命名规则和电路综合相关规则等。,前端设计流程代码规则检查,前端设计流程,前端的基本设计流程，从输入需求到输出网表的过程。主要步骤为： RTL设计 验证 静态时序分析 覆盖率 FPGA测试 ASIC综合时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,验证工作量占整个芯片开发周期的50%到70%验证工程师的数量应该超过设计工程师,验证的重要性,前端设计流程-验证,模块级验证（block level）子系统级验证（subsystem level）系统级验证（system level）

5、,验证的层次,前端设计流程-验证,模拟（simulation）仿真（emulation）形式验证（formal verification）,前端设计流程-验证,验证的途径,前端设计流程-验证,形式验证,前端设计流程-验证,前端设计流程-验证,白盒法黑盒法灰盒法,功能验证的方法：,前端设计流程-验证,芯片验证流程（以LINUX-VCS环境下为例）:,建立工程、设置验证环境,用汇编或C编写测试case,编译测试case,编译RTL和TB,跑仿真,观察结果和并给出测试报告,通过gcc等工具，将.s或.rs文件编译成.pat文件（存储二进制文件）,生成RTL可执行文件，用于仿真,VCS工具,撰写仿真脚

6、本、配置工具路径、设置快捷命令等,生成波形文件,利用Debussy工具观察波形、日志文件比较等方法,验证完整性测试代码覆盖率功能覆盖率,cmView工具,前端设计流程-验证,LINUX环境：VCS+debussy、 WINDOWS环境：modelsim,启动VCS验证,仿真报告,debussy,波形界面,Modelsim,前端设计流程-验证平台,前端设计流程,前端的基本设计流程，从输入需求到输出网表的过程。主要步骤为： RTL设计 验证 静态时序分析 覆盖率 FPGA测试 ASIC综合时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,结构说明和RTL编码,RTL

7、仿真,逻辑综合、优化、扫描插入,形式验证（RTL和门级）,布局前STA,时序正确,布局、CT插入和全局布线,转换时钟树到DC,形式验证（扫描插入的网表与CT插入的网表）,布局后STA,详细布线,时序正确,布线后STA,时序正确,结束,是,是,是,否,否,否,前端设计流程时序分析,静态时序分析,什么是静态时序分析？套用特定的时序模型（Timing Model），针对特定电路分析其是否违反设计者给定的时序限制（Timing Constraint）。,“静态”：分析流程不需要通过输入激励的方式进行仿真。 特点：速度快，覆盖率100%,确定芯片最高工作频率 通过时序分析可以控制工程的综合、映射、布局布

8、线等环节，减少延迟，从而尽可能提高工作频率检查时序约束是否满足 可以通过时序分析来查看目标模块是否满足约束，如不满足，可以定位到不满足约束的部分，并给出具体原因，进一步修改程序直至满足时序要求分析时钟质量 时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响,前端设计流程时序分析,前端设计流程时序分析,我们选用的静态时序分析工具同样是目前使用最广泛的，来自Synopsys公司的PrimeTime。,时序分析,综合后STA建立时间不符合-重新设计保持时间不符合-此处修改或布局后修改（根据大小）采用的统计线载模型,前端设计流程时序分析,三阶段时序分析的区别,布局后

9、STA：布局工具将关键单元彼此靠近放置用以最小化路径延迟修改保持时间违例（或根据违例程度选择布线后修改）,三阶段时序分析的区别,前端设计流程时序分析,布线后STA：加入寄生电容和RC连线延迟修正保持时间（插入缓冲器）最接近实际情况,三阶段时序分析的区别,前端设计流程时序分析,前端设计流程,前端的基本设计流程，从输入需求到输出网表的过程。主要步骤为： RTL设计 验证 静态时序分析 覆盖率 FPGA测试 ASIC综合时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,覆盖率作为一种判断验证充分性的手段已成为验证工作的主导。,前端设计流程-覆盖率,覆盖率的分类 从目标

10、上分，可将覆盖率大体分为两类：代码覆盖率： 作用：检查代码是否冗余，设计要点是否遍历。 被检测对象：RTL代码 检测方法：工具自动生成 功能覆盖率： 作用：检查功能是否遍历。 被检测对象：自定义容器 检测方法：自定义收集条件,前端设计流程-覆盖率,代码覆盖率可分为：行覆盖率分支覆盖率路径覆盖率条件覆盖率翻转覆盖率状态机覆盖率功能覆盖率可分为：基于控制的功能覆盖率基于数据的功能覆盖率,前端设计流程-覆盖率,覆盖率的分类,验证阶段可以分为单元验证（UT）阶段、集成验证（IT）阶段和系统验证（ST）阶段。 单元验证阶段，关心的是模块功能和模块质量，此时出口条件为代码覆盖率。一般业内常用的出口条件是：

11、行覆盖率达到100，分支覆盖率达到100，条件覆盖率达到95，状态机覆盖率达到90，对没有覆盖的需给出合理的说明。 集成验证阶段，关心的系统的功能，以及模块与模块之间的接口，此时出口条件为功能覆盖率。一般业内常用的出口条件是：功能覆盖率达到90，对没有覆盖率的需给出合理的说明。,前端设计流程-覆盖率,覆盖率与验证阶段,功能覆盖率高、代码覆盖率低： 验证计划不充分，需要增加功能覆盖点。代码覆盖率高、功能覆盖率低： 设计没有实现指定的功能。,前端设计流程-覆盖率,验证充分性探讨,前端设计流程-覆盖率,前端设计流程,前端的基本设计流程，从输入需求到输出网表的过程。主要步骤为： RTL设计 验证 静态

12、时序分析 覆盖率 FPGA验证 ASIC综合时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,工具：synplify 、xilinx的ISE/Vivado、altera的quartus,ISE,Synplify,synplify的综合效果（体现在时序、面积上）要比ISE和quartus好推荐采用synplify进行综合生成一个edf网表文件，然后在ISE或quartus中建立一个工程，将该edf文件作为一个底层文件添加到这个工程中，由ISE或quartus进行下一步的布局布线工作。,前端设计流程FPGA验证,验证主要针对了模块、系统的功能测试，而FPGA下载测试

13、则更接近芯片的实际应用环境进行功能和性能上的测试。 测试平台：FPGA开发板、外围电路,前端设计流程FPGA验证,前端设计流程,前端的基本设计流程，从输入需求到输出网表的过程。主要步骤为： RTL设计 验证 静态时序分析 覆盖率 FPGA测试 ASIC逻辑综合时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表（netlist）。设定约束条件：如电路面积、时序要求等目标参数。逻辑综合是基于特定的综合库的，而不同的库中，门电路基本标准单元的在面积、时序参数上是不同的。所以，选用标准单元库不同，综合出来的电路在时序

14、，面积上是有差异的。工具：Synopsys的Design Compiler，综合产生ASIC版本，提交给后端。,前端设计流程ASIC逻辑综合,FPGA综合与ASIC综合区别:标准单元库（standard cell）不同SRAM不同FPGA和ASIC时序逻辑和组合逻辑资源不同，综合后的资源占用、时序和面积会有差异,后端设计流程,后端的基本设计流程，从输入RTL代码到输出GDS文件的过程。主要步骤为： 逻辑综合（可加入DFT设计） 形式验证 物理实现 形式验证 时序分析 LVS & DRC 验证时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,后端设计流程,后端的基

15、本设计流程，从输入RTL代码到输出GDS文件的过程。主要步骤为： 逻辑综合（可加入DFT设计） 形式验证 物理实现 形式验证 时序分析 LVS & DRC 验证时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,什么是逻辑综合？将前端设计生成的RTL代码转换为门级网表（Gate level netlist）文件。将代码的功能通过芯片工厂提供的标准单元库中的“标准单元”实现。标准单元库：针对特定工艺功能完整：基本门电路（与或非）、三态缓冲器、缓存器、触发器等灵活性：有多种驱动能力模块化：宏单元、IP硬核完整性：包含逻辑属性、时序属性、物理属性、功耗属性、电气属性,后

16、端设计流程逻辑综合,后端设计流程逻辑综合,综合集成所用的工具是Synopsys公司的Design Compiler目前业界被最广泛使用的工具。全球60多个半导体厂商、380多个工艺库的支持。（不断增加中）占据91%的市场份额。（Dataquest统计数据）可通过加入DFT Compiler进行DFT设计。,综合工具,可测试性(testability)定义为：产品能及时准确地确定其状态(可工作、不可工作、性能下降)，隔离其内部故障的设计特性。 以提高可测试性为目的进行的设计被称为可测试性设计：,后端设计流程-DFT,“Design for Test = DFT”- 筛选不良品 & 评估流片、封装

17、良率,DFT设计主要有两种：SCAN测试全称SCAN based Test，即基于扫描的测试方式。原理为将原有存储单元（寄存器），替换成加上测试功能的存储单元，并连接为扫描链。BIST测试BIST（Build-in Self Test）内建自测试。在前端加入测试电路，生成测试Pattern文件（.stil文件）。测试时，载入测试机（ATE）进行结果比对。,后端设计流程-DFT,DFT测试主要有三种：CP测试通过特殊的探针卡（Probe card）对圆片进行针测，全称Chip Probe Test。FT测试最终测试FT:Final Test，也称产品测试。通过测试封装好的芯片以确认封装没问题，可

18、以出货给客户。BT测试有PCB板的产品可进行板级测试（Board Test），确认芯片焊接到PCB板的过程没有出现错误。,后端设计流程-DFT,后端设计流程,后端的基本设计流程，从输入RTL代码到输出GDS文件的过程。主要步骤为： 逻辑综合（可加入DFT设计） 形式验证 物理实现 形式验证 时序分析 LVS & DRC 验证时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,形式验证： 验证芯片功能的一致性 不验证电路本身的正确性 每次电路改变后都需验证形式验证的意义在于保障芯片设计的一致性。一般在逻辑综合、布局布线完成后必须做。形式验证的工具，目前业内主流选择为

19、Synopsys公司的Formality。,后端设计流程形式验证,后端设计流程,后端的基本设计流程，从输入RTL代码到输出GDS文件的过程。主要步骤为： 逻辑综合（可加入DFT设计） 形式验证 物理实现 布图规划 Floorplan 布局 Place 布线 Route,四个目标： 芯片的面积 时序收敛 稳定 方便走线布图规划是整个后端流程中最关键的一步，但也是弹性最大的一步。 因为没有标准的最佳方案，但又有很多细节需要考量。,后端设计流程布图规划,后端设计流程布图规划,布图规划的基本原则： 大模块放在边角处 留足出线空间 相关的模块放在一起 给速度瓶颈的模块最多余量注：如果设计进度允许，建议尝

20、试几种不同的布图规划方式进行布局布线，再挑选最佳解决方案。,后端设计流程布图规划,目前从布图规划、到布局、再到布线，业界主要有两大选择，分别是Synopsys公司的IC Compiler和Cadence公司的Encounter。两者各有所长，因此我们在分别尝试了两个工具在CMC芯片生产工艺下的表现后，得出了一下结论： ICC的新布线引擎有bug，而旧布线引擎布线极慢 Encounter布线很快，但时序结果不符合要求因此综合考虑后最终的结局方案为：布图规划： Encounter布局： IC Compiler布线： Encounter,后端设计流程布图规划,最外一圈为IO PAD，是芯片与外界连接

21、的接口。图中灰色和绿色的大模块是主要IP图中红色和蓝色的线是power stripe，用于连接整个芯片各位置元件和模块的电源信号和地信号，一般比较宽。,布图规划完成效果图,什么是布局？即摆放标准单元、I/O Pad和宏单元来实现各电路逻辑。布局的目标： 利用率越高越好。 总线长越短越好。 时序越快越好。但利用率越高，布线就越困难；总线长就越长，时序就越慢；因此要追求的以上三个参数的最佳平衡。,后端设计流程布局,图中灰色和绿色部分为主要IP，其余蓝色部分为standard cell（标准单元），通过软件自动布局填充出来的效果。其中软件会自动留有合适的空间用于下一步的布线。,后端设计流程布局,布局

22、完成效果图,什么是布线？布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下,根据电路的连接关系将各单元和I/O Pad用互连线连接起来。这些是在时序驱动(Timing driven ) 的条件下进行的,保证关键时序路径上的连线长度能够最小。相关的设置和约束会在开始布线前导入软件。,后端设计流程布线,布线模式选择： 网格式布线（Grid-based Route）：简单、快速。但导线只能有几种宽度，只能放在预先确定坐标的网格上。适合简单电路。 规则式布线（Rule-based Route）：紧凑，利用率高。不同的金属层都可选用对应的最小宽度，布线位置按需求选

23、择。适合复杂电路。 因此最终我们选择规则式布线。,后端设计流程布线,后端设计流程布线,布线完成效果图如图所示红色和黄色的金属线由软件自动布在standard cell上。,当布线完成后，后端电路设计已全部完成，之后需进行时序分析和验证。在此之前需要提取寄生参数（寄生电阻和寄生电容）。因为布局布线的线本身的RC是产生问题的主要来源。,后端设计流程寄生参数提取,我们选用的寄生参数提取工具为Synopsys公司的StarRC，这也是目前业界几乎唯一的选择。有最好的性能和最广泛的兼容性。,后端设计流程寄生参数提取,后端设计流程,后端的基本设计流程，从输入RTL代码到输出GDS文件的过程。主要步骤为：

24、逻辑综合（可加入DFT设计） 形式验证 物理实现 形式验证 时序分析 LVS & DRC 验证时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,后端设计流程,后端的基本设计流程，从输入RTL代码到输出GDS文件的过程。主要步骤为： 逻辑综合（可加入DFT设计） 形式验证 物理实现 形式验证 时序分析 LVS & DRC 验证时序分析和验证时出现的错误可能需要反复重做前面几步才能解决是一个迭代优化的过程。,后端设计流程 - 验证,验证主要包括两方面：1.DRC (Design Rule Check)设计规则验证，查看最终的版图是否符合所有设计规则。2.LVS（Layout versus Schematic）版图对比电路原理图验证，查看最终的版图是否和电路原理图一致。我们选用的验证工具是Mentor公司的Calibre,后端设计流程 - GDS,最终完成的版图效果图与之前相比主要是为了完成时序要求和DRC、LVS要求，重新进行了部分区域的布局布线。加入了filler，即填充物以满足设计规则中关于金属层密度的要求。,谢谢!,