第七章 时序逻辑电路ppt课件.ppt

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1、第七章 时序逻辑电路,7.1 时序电路概述 7.2 计数器 7.3 寄存器和移位型计数器7.4 顺序脉冲发生器,电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。,一、 时序逻辑电路的特点及功能描述方法,第一节 概述,（1） 时序逻辑电路的特点,（2）时序电路逻辑功能表示方法,输入信号,输出信号,存储电路现在输入信号触发器的同步驱动信号,存储器的现在输出信号触发器的现态,(3) 时序电路的分类,同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的CP,状态变化发生在同一时刻异步：没

2、有统一的CP,触发器状态的变化有先有后,(4)时序逻辑电路功能的描述方法,时序电路的逻辑功能可用逻辑方程式、状态表、状态图、时序图、卡诺图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。,1）逻辑方程式,包括,读法：处于现态Qn的时序电路，当输入为X时，该电路将进入输出为Y的次态Qn+1。,2）状态表（也叫状态转换表）,Q(tn),X(tn),Q(tn+1) /Y (tn),【表示方法1】,如果将任何一组输入变量和电路初态的取值代入状态方程和输出方程，就可以算出电路的次态Qn+1和现态下的输出值Y；把得到的次态做为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行

3、计算，又得到一组新的次态和输出值。就这样继续下去，把全部的计算结果列成真值表的形式，就得到了状态转换表。,【表示方法2】,在状态转换图中用圆圈表示电路的各个状态，用箭头表示状态转换的方向。同时，还在箭头旁注明了状态转换前的输入变量取值和输出值。通常把输入变量取值写在斜线以上，把输出值写在斜线以下。,3）状态图（也叫状态转换图）,比如：,Q1Q0,X/Y,00,01,0/0,1/1,0/1,1/0,时序电路的分析步骤：,电路图,写方程（1）时钟方程（对异步时序电路而言）（2）各触发器的驱动方程 （3）输出方程,各触发器的状态方程,状态图、状态表或时序图,判断电路 逻辑功能,1,2,3,4,二、分

4、析 时序电路逻辑功能的基本方法,同步时序逻辑电路的分析举例,例1：试分析如图的时序电路。,时钟方程：,输出方程：,同步时序电路的时钟方程可省去不写。,驱动方程：, 写方程式, 求状态方程,JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,驱动方程：, 计算、列状态表,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0 1,0 1 1,1 0 1,1 1 1,0 0 0,0 1 0,1 0 0,1 1 0,0,0,0,0,1,1,0,0, 画状态图、时序图,状态图,时序图,有效循环的6个状态分别是05这6个十进制数字的格雷

5、码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。, 电路功能,第二节 计数器,计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。,二、同步计数器,按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成 n位二进制计数器，需用 n个具有计数功能的触发器。,（一) 同步二进制计数器,同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。,4位

6、二进制同步加法计数器的电路连接规律：,驱动方程,输出方程,1、同步二进制计数器,求状态方程,驱动方程,1、同步二进制计数器,T触发器的特性方程,将驱动方程代入特性方程,4位二进制同步加法计数器,若计数脉冲频率为f0，则Q1、Q2、Q3、Q4端输出脉冲的频率依次为f0的1/2、1/4、1/8、1/16。因此又称为分频器。,二 进 制 数 Q3 Q2 Q1 Q0,0 0 0 0 0 1 0 0 0 12 0 0 1 0 3 0 0 1 14 0 1 0 0 5 0 1 0 16 0 1 1 0 0 1 1 1 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0

7、 013 1 1 0 114 1 1 1 0 15 1 1 1 1 16 0 0 0 0,脉冲数(C),二进制加法计数器状态表,最低位触发器F0每来一个脉冲就翻转一次；,F1：当Q0=1时，再来一个脉冲则翻转一次；,F2：当Q0=Q1= 1时，再来一个脉冲则翻转一次。,同步二进制加法计数器,F3：当Q0=Q1=Q3= 1时，再来一个脉冲则翻转一次。,根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。,并行进位,原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发

8、器输入端Ti的逻辑式应为：,2.同步二进制减法计数器,四位二进制同步加法计数器级间连接的逻辑关系,触发器翻转条件,J、K端逻辑表达式,J、K端逻辑表达式,F0,每输入一C翻一次,F1,F2,F3,J0 =K0 =1,Q0 =1,J1 =K1 = Q0,Q0 = Q1 = 1,J2 =K2 = Q1 Q0,Q0 = Q1 = Q2 = 1,J3 =K3= Q1 Q1 Q0,（加法）,（减法）,（二） 同步十进制计数器,十进制计数器： 计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。,四位二进制可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状

9、态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用 8421编码的十进制计数器。,十进制加法计数器状态表,1.同步十进制加法计数器,十进制同步加法计数器,1.同步十进制加法计数器,十进制同步加法计数器,1.同步十进制加法计数器,驱动方程,输出方程,1.同步十进制加法计数器,求状态方程,驱动方程,JK触发器的特性方程,将驱动方程代入特性方程,1.同步十进制加法计数器,画状态转换图,0000,1110,1100,1010,十进制计数器能自启动,十进制计数器工作波形,器件实例：74 160,异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。,同步计数器由于各触发器同步翻转

10、，因此工作速度快。但接线较复杂。,三、异步计数器,异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。,二 进 制 数 Q2 Q1 Q0,0 0 0 0 1 0 0 12 0 1 0 3 0 1 14 1 0 0 5 1 0 16 1 1 0 7 1 1 18 0 0 0,脉冲数(C),二进制加法计数器状态表,从状态表可看出： 最低位触发器来 一个脉冲就翻转 一次，每个触发 器由 1变为 0 时， 要产生进位信号, 这个进位信号应

11、 使相邻的高位触 发器翻转。,二. 异步计数器,（一）异步二进制加法计数器,当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.,三位异步二进制加法计数器,在电路图中J、悬空表示J、K=1,下降沿触发翻转,当相邻低位触发器由1变 0 时翻转,驱动方程,时钟方程,（一）异步二进制加法计数器,求状态方程,JK触发器的特性方程,将驱动方程代入特性方程,（一）异步二进制加法计数器,画状态转换图,000,异步二进制加法器工作波形,每个触发器翻转的时间有先后，与计数脉冲不同步,在末位-1时，从低位到高位逐位借位方式工作。原则：每1位从“0”变“1”时，向高位发出借位，使高位翻转,二、异步二进制减法

12、计数器,十进制同步加法计数器,（二）异步十进制计数器原理：在4位二进制异步加法计数器上修改而成，要跳过1010 1111这六个状态,驱动方程,输出方程,1.同步十进制加法计数器,时钟方程,求状态方程,驱动方程,JK触发器的特性方程,将驱动方程代入特性方程,1.同步十进制加法计数器,画状态转换图,0000,1110,1100,1010,十进制计数器能自启动,十进制计数器工作波形,例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。,3、异步N进制加法计数器,解：1. 写出各触发器 J、K端和C端的逻辑表达式,解：当初始状态为“000”时， 各触发器J、K端和C端的电平为,由表可

13、知，经5个脉冲循环一次，为五进制计数器。,2.列写状态转换表，分析其状态转换过程,C1= Q0,由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。,异步五进制计数器工作波形,(2002),25（6分）分析题图所示时序电路。要求：（1）写出驱动方程、状态方程；（2）画出时序图（设Q2Q1的初态为00）；（3）判断该电路是几进制计数器。,(2003),35试分析题35图所示时序电路。要求写出各触发器的状态方程，画出完整的状态图（按Q3Q2Q1排列）。,(2005),30. 试分析题30图所示时序逻辑电路。要求写出各触发器的状态方程，画出状态转换图（按Q3Q2Q1排列）。,(2006),35.

14、 试分析题35图所示时序电路。要求写出各触发器的状态方程，画出完整的状态图（按Q3Q2Q1排列）。,(2007),30. 分析题30图所示时序电路。要求写出各触发器的状态方程，画出X=1时的状态图（按Q2Q1排列），并说明X=1时的逻辑功能。,(2009),30. 分析题30图所示时序电路。要求：（1）写出各触发器的状态方程；（2）画出状态图（按Q3Q2Q1排列）。,题30图,(2009),30. 分析题30图所示时序电路。（1）写出各触发器的状态方程及输出方程；（2）画出状态图（按Q2Q1排列）。,题30图,四、同步计数器的设计,根据设计要求,画原始状态图,最简状态图，确定触发器数目和类型,

15、画电路图,检查电路能否自启动,1,2,4,6,求时钟、输出、状态、驱动方程,5,状态分配,3,化简,1.基本步骤,确定输入、输出变量及状态数,2n-1M2n,（一）方法之一,例：设计一个带有进位输出端的十三进制计数器.,解：,该电路不需输入端,有进位输出用C表示，规定有进位输出时C=1，无进位输出时C=0。,十三进制计数器应该有十三个有效状态，分别用S0、S1、S12表示。画出其状态转换图：,1,建立原始状态图,状态转换图不需化简。,因为231324，因此取触发器位数n=4。对状态进行编码，得到状态转化表如下：,状态化简,2,状态分配,3,4,选触发器，求时钟、输出、状态、驱动方程,电路次态/

16、输出（ ）的卡诺图,状态方程：,状态方程：,若选用4个JK触发器，需将状态方程变换成JK触发器特性方程的标准形式，即 ,找出驱动方程。,比较得到触发器的驱动方程：,画电路图,5,将0000作为初始状态代入状态方程计算次态，画出状态转换图，与状态转换表对照是否相同。最后检查是否自启动。,由状态转换图可知该电路能够自启动.,检查电路能否自启动,6,例：设计一个可控的同步加法计数器，要求当控制信号M=0时为六进制，M=1时为三进制。,解：,M=0时，N=6；M=1时，N=3,六进制计数器应该有六个有效状态，分别用S0、S1、S5表示。画出其状态转换图：,1,建立原始状态图,X表示可以取任意值。,因为

17、22623，因此取触发器位数n=3。对状态进行编码，得到状态转化表如下：,2,状态分配,3,选触发器，求时钟、输出、状态、驱动方程,电路次态/输出（ ）的卡诺图,的卡诺图,3,选触发器，求时钟、输出、状态、驱动方程,电路次态/输出（ ）的卡诺图,的卡诺图,状态方程：,的卡诺图,的卡诺图,状态方程：,的卡诺图,的卡诺图,若选用3个JK触发器，需将状态方程变换成JK触发器特性方程的标准形式，即 ,找出驱动方程。,比较得到触发器的驱动方程：,画电路图,4,无效状态转换情况：,检查电路能否自启动,5,M=0,M=1,将000作为初始状态代入状态方程计算次态，画出状态转换图，与状态转换表对照是否相同。最

18、后检查是否自启动。,由状态转换图可知该电路能够自启动.,检查电路能否自启动,5,(2003),39试用D触发器和逻辑门设计两位二进制同步可逆计数器，当输入M=0时按加法计数，当M=1时按减法计数。要求画出状态图，写出各触发器的状态方程及驱动方程（不要求画逻辑图）。,(2005),36. 试用D触发器和逻辑门设计一同步计数器，其状态图如题36图所示。要求写出各触发器的驱动方程及输出方程（不要求画逻辑图）。,(2006),39. 根据题39图所示状态图设计一个同步计数器，试用D触发器及逻辑门实现。要求画出各触发器次态的卡诺图并求出各触发器的驱动方程（不要求画逻辑图）。,(2007),36. 用D触

19、发器设计同步五进制计数器，其状态转换图如题36图所示。要求列出状态转换表，写出各触发器的驱动方程及输出方程。（不要求画逻辑图）,(2008),36. 用D触发器及门电路设计一同步时序电路，其状态图如题36图所示。要求写出各触发器的驱动方程及输出方程（无需画逻辑图）。,题36图,(2009),36.试 用JK触发器及逻辑门电路设计一同步时序电路，其状态图如题36图所示。 图中X为控制端，Z为进位输出端。要求写出各触发器的驱动方程及输出方程（不要求画逻辑图）。,题36图,74LS161/163 4位二进制同步加法计数器,74LS161的逻辑简图及功能,1.中规模数字集成电路计数器,（二）方法之二

20、用反馈归零获得N进制计数器,引脚排列图,逻辑功能示意图,0 0 1 1,Q3 Q0 = 0000,同步并行置数,异步清零,Q3 Q0 = D3 D0,74LS161/163 4位二进制同步加法计数器,74161的状态表,CTP = CTT = 1,二进制同步加法计数,CTPCTT = 0,保持,若 CTT = 0,CO = 0,若 CTT = 1,74163,74LS161/74LS163正常计数时的状态转换图：,实际芯片形状：,每记录16个状态后回0,1) 74191（单时钟）,加计数时CO/BO= Q3nQ2nQ1nQ0n,并行异步置数,CT = 1,CO/BO = 1时，,集成 4 位二

21、进制同步可逆计数器加法计数器,2) 74193(双时钟),74197、74LS197,计数/置数,异步清零,异步置数,加法计数,二 八 十六进制计数,集成 4 位二进制异步计数器加法计数器,(四) 集成十进制同步计数器,74160、74162,(引脚排列与74161相同),异步清零功能：,(74162 同步清零),同步置数功能：,同步计数功能：,保持功能：,进位信号保持,进位输出低电平,1. 集成十进制同步加法计数器,2. 集成十进制同步可逆计数器,(1) 74190 (单时钟，引脚与74191相同),异步并行置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能：,(2) 74192

22、(双时钟，引脚与74193相同),异步清零功能：,异步置数功能：,同步可逆计数功能：,加法计数,减法计数,保持功能,方法,用触发器和门电路设计,用集成计数器构成,清零端,置数端,(同步、异步),二、任意进制计数器的构成方法,一、利用同步清零或置数端获得 N 进制计数,思 路：,当 M 进制计数到 SN 1 后使计数回到 S0 状态,2. 求归零逻辑表达式；,1. 写出状态 SN 1 的二进制代码；,3. 画连线图。,步 骤：,例 用4位二进制计数器 74163 构成十二进制计数器。,解：,1.,= 1011,2. 归零表达式：,3. 连线图,同步清零,同步置零,二、利用异步清零或置数端获得 N

23、 进制计数,当计数到 SN 时，立即产生清零或置数信号， 使返回 S0 状态。（瞬间即逝）,思 路：,步 骤：,1. 写出状态 SN 的二进制代码；,2. 求归零逻辑表达式；,3. 画连线图。,例 用二-八-十六进制异步计数器74197构成十二进制计数器。,状态S12的作用：产生归零信号,异步清零,异步置零,(一) 归零法存在的问题和解决办法,各触发器的动态特性和带负载情况不尽相同，且有随机干扰信号，造成有的触发器已归零，有的不能归零。,1 1,0,0,1,一种提高归零可靠性的方法,计到 S12 = 1100 前：,1,0,1,0,1,计到 S12 = 1100时()：,1 1,0,1,0,0

24、,0,1,CP = 0 之后：,0,1,0,有足够的时间归零,三、提高归零可靠性和计数容量的扩展,思路：用 RS 触发器暂存清零信号，保证有足够的归零时间。,(二) 计数容量的扩展,1. 集成计数器的级联,CP,1,CO0,16 16 = 256,1 2 4 8,10 20 40 80,10 10 = 100,2. 利用级联获得大容量 N 进制计数器,1) 级联 N1 和 N2 进制计数器，容量扩展为 N1 N2,例,用 74290 构成 六十 进制计数器,N1= 10,N2 = 6,个位,十位,异步清零,个位芯片应逢十进一,60 = 6 10 = N1 N2 = N,2) 用归零法或置数法获

25、得大容量的 N 进制计数器,例 试分别用 74161 和 74162 接成六十进制计数器。,用 SN 产生异步清零信号：,用 SN1 产生同步置数信号：,先用两片74161构成 256 进制计数器,1. 同步 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN,2. 用集成 二进制 计数器扩展容量后， 终值 SN (或 SN1 )是二进制代码；,用集成十进制计数器扩展容量后，终值 SN (或SN1 )的代码由个位、十位、百位的十进制数对应的 BCD 代码构成。,要 点,(2002),26. (8分)电路如题图所示，要求：(1) 画出74161状态图；(2) 写出F与Q4

26、Q3Q2Q1的逻辑函数表达式。,74161（四位二进制加法计数器）功能表,(2002),31. 请采用置数归零法，用74LS162设计一个六进制计数器。74LS162工作状态,(2005),31. 题31图所示电路中，74161为同步4位二进制加计数器， 为异步清零端， 为同步置数端。（1）题31(a)图构成几进制计数器？（2）题31(b)图构成几进制计数器？,(2006),25. 题25图所示电路中，74161为同步4位二进制加计数器， 为同步置数端，则该电路为 进制计数器。,(2007),31. 题31图所示电路中，74161为同步4位二进制加计数器， 为异步清零端， 为同步置数端。（1）

27、画出题31（a）图所示电路的状态转换图，指出为几进制计数器？（2）指出题31（b）图为几进制计数器？,(2008),31. 题31图所示电路中，74161为同步4位二进制加计数器， 为异步清零端， 为同步置数端，试分析题31（a）图、题31（b）图各构成几进制计数器？,题31图,(2009),31. 题31图所示电路中，74163为同步4位二进制加计数器， 为同步清零端， 为同步置数端.(1)题31（a）图构成几进制计数器？(2)题31（b）图各构成几进制计数器？,寄存器,寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。,第三节 寄存器和移位型计数器,组成原理,

28、寄存器是由具有存储功能的触发器组合起来构成的。, 一个触发器可以存储1位二进制代码， 存放n位二进制代码的寄存器，需用n个触发器来 构成。,数据可以在移位脉冲作用下依次逐位右移或左移。,按功能分类,（1）基本寄存器,（2）移位寄存器,只能并行送入数据，需要时也只能并行输出。,数据传输方式,可见，它十分灵活，因此用途也很广。,并行输入、并行输出,串行输入、串行输出,并行输入、串行输出,串行输入、并行输出,一、基本寄存器,仅有寄存数码的功能。,清零,通常由D触发器或R-S触发器组成,一、基本寄存器,清零,寄存指令,并行输入方式,寄存数码,并入并出,一、基本寄存器,清零,寄存指令,并行输入方式,触发

29、器状态不变,清零,寄存指令,并行输出方式,&,&,&,&,Q,Q,Q,Q,状态保持不变,二、 移位寄存器,不仅能寄存数码，还有移位的功能。,所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。,寄存数码,1.单向移位寄存器,D,1011,1,Q,1011,1,0,1,1,J,K,F3,数据依次向左移动，称左移寄存器，输入方式为串行输入。,Q,Q,Q,再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。,串行输出方式,左移寄存器波形图,1,1,1,1,1,1,0,待存数据,1011存入寄存器,从Q3取出,四位左移移位寄存器状态表,1,2,3,1,0,1,并 行 输

30、 出,再继续输入四个移位脉冲,从Q3端串行输出1011数码,右移移位寄存器,串行输出,2.并行、串行输入/串行输出寄存器,寄存器分类,并行输入/并行输出,串行输入/并行输出,并行输入/串行输出,串行输入/串行输出,3. 双向移位寄存器：,既能左移也能右移。,&,.,RD,C,S,左移输入,待输数据由 低位至高 位依次输入,待输数据由高位至低位依次输入,1,0,1,右移输入,移位控制端,&,&,&,右移串行输入,左移串行输入,三、集成双向移位寄存器74LS194,74LS194的逻辑简图及功能,五、 环行分配器,111,环行分配器工作波形,可产生相移为 的顺序脉冲。,(2002),25（6分）分

31、析题图所示时序电路。要求：（1）写出驱动方程、状态方程；（2）画出时序图（设Q2Q1的初态为00）；（3）判断该电路是几进制计数器。,(2002),26. (8分)电路如题图所示，要求：(1) 画出74161状态图；(2) 写出F与Q4Q3Q2Q1的逻辑函数表达式。,74161（四位二进制加法计数器）功能表,(2002),31. 请采用置数归零法，用74LS162设计一个六进制计数器。74LS162工作状态,(2003),35试分析题35图所示时序电路。要求写出各触发器的状态方程，画出完整的状态图（按Q3Q2Q1排列）。,39试用D触发器和逻辑门设计两位二进制同步可逆计数器，当输入M=0时按加

32、法计数，当M=1时按减法计数。要求画出状态图，写出各触发器的状态方程及驱动方程（不要求画逻辑图）。,(2005),30. 试分析题30图所示时序逻辑电路。要求写出各触发器的状态方程，画出状态转换图（按Q3Q2Q1排列）。,(2005),31. 题31图所示电路中，74161为同步4位二进制加计数器， 为异步清零端， 为同步置数端。（1）题31(a)图构成几进制计数器？（2）题31(b)图构成几进制计数器？,(2005),36. 试用D触发器和逻辑门设计一同步计数器，其状态图如题36图所示。要求写出各触发器的驱动方程及输出方程（不要求画逻辑图）。,(2006),25. 题25图所示电路中，741

33、61为同步4位二进制加计数器， 为同步置数端，则该电路为 进制计数器。,(2006),35. 试分析题35图所示时序电路。要求写出各触发器的状态方程，画出完整的状态图（按Q3Q2Q1排列）。,(2006),39. 根据题39图所示状态图设计一个同步计数器，试用D触发器及逻辑门实现。要求画出各触发器次态的卡诺图并求出各触发器的驱动方程（不要求画逻辑图）。,(2007),30. 分析题30图所示时序电路。要求写出各触发器的状态方程，画出X=1时的状态图（按Q2Q1排列），并说明X=1时的逻辑功能。,(2007),31. 题31图所示电路中，74161为同步4位二进制加计数器， 为异步清零端， 为同

34、步置数端。（1）画出题31（a）图所示电路的状态转换图，指出为几进制计数器？（2）指出题31（b）图为几进制计数器？,(2007),36. 用D触发器设计同步五进制计数器，其状态转换图如题36图所示。要求列出状态转换表，写出各触发器的驱动方程及输出方程。（不要求画逻辑图）,(2009),30. 分析题30图所示时序电路。要求：（1）写出各触发器的状态方程；（2）画出状态图（按Q3Q2Q1排列）。,题30图,(2008),31. 题31图所示电路中，74161为同步4位二进制加计数器， 为异步清零端， 为同步置数端，试分析题31（a）图、题31（b）图各构成几进制计数器？,题31图,(2008)

35、,36. 用D触发器及门电路设计一同步时序电路，其状态图如题36图所示。要求写出各触发器的驱动方程及输出方程（无需画逻辑图）。,题36图,(2009),30. 分析题30图所示时序电路。（1）写出各触发器的状态方程及输出方程；（2）画出状态图（按Q2Q1排列）。,题30图,(2009),31. 题31图所示电路中，74163为同步4位二进制加计数器， 为同步清零端， 为同步置数端.(1)题31（a）图构成几进制计数器？(2)题31（b）图各构成几进制计数器？,(2009),36.试 用JK触发器及逻辑门电路设计一同步时序电路，其状态图如题36图所示。 图中X为控制端，Z为进位输出端。要求写出各触发器的驱动方程及输出方程（不要求画逻辑图）。,题36图,