常用的时序逻辑电路ppt课件.ppt

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1、5.3.1 寄存器,移位寄存器,寄存器,单向移位寄存器,双向移位寄存器,寄存器的分类：,一、寄存器,四个同步RS触发器构成,2.功能:74LS75真值表 输入 输出 CP D Q 保持 1 1 0 1 0 1,1.逻辑图,1、中规模寄存器74LS75,2、中规模寄存器74LS175,四个维持阻塞D触发器构成,2.功能:74LS175真值表 输入 输出R CP D Q 0 1 1 0 0 1 Q0,1.逻辑图,3、中规模寄存器CC4076,异步置0、输出三态控制、保持,2. CC4076功能: LDA+LDB=1 装入数据 LDA+LDB=0 保持 ENA=ENB=0 输出允许 ENA+ENB=

2、1 高阻 RD=0 清0,1.逻辑图,74LS75、74LS175、CC4076均为并行输入并行输出,二、移位寄存器,假设4是低位寄存器，1是高位寄存器,由D触发器的特性方程可知：,左移寄存器,欲存入数码1011，,采用串行输入，只有一个数据输入端,？,解决的办法：,在 CP脉冲的作用下 ，依次送入数码,左移寄存器：,先送高位，后送低位,右移寄存器：,先送低位，后送高位,由于该电路为一左移寄存器，数码输入顺序为：,1,0,1,1,CP,Q4 Q3 Q2 Q1,欲存入数码1011即D1D2D3D4= 1011,1,1(D1) ,2,0(D2) 1(D1) ,3,1(D3) 0(D2) 1(D1)

3、 ,4,1(D4) 1(D3) 0(D2) 1(D1),CT74195功能表,0 0 0 0 1,四位单向移位寄存器CT74195,四位单向移位寄存器CT74195,1. 清零：R=0时，输出为“0000”2 送数：R=1，SH/LD=0时，当CP 时，执行并行送数3 右移：R=1，SH/LD=1时，CP 时，执行右移： Q0由JK决定, Q0Q1， Q1Q2 ，Q2Q3,（二） 功能,（一）逻辑符号,输入,输出,四位双向移位寄存器CT74194,CT74194功能表,注：0-最高位 . 3-最低位,1. 当R=0 时，异步清零 2.当MAMB时，并行送数3. 当MAMB时，保持4. 当MA=

4、1，MB=0时，右移且数据从DSR 端串行输入5. 当MA=0 、 MB=1 时，左移且数据从DSL 端串行输入,三、四位双向移位寄存器CT74194,（二） 功能,（一）逻辑符号,5.4.2 计数器,分类,同步,异步,任意进制,移位寄存器型,用来计算输入脉冲数目,按触发器翻转方式：同步和异步计数器,按编码方式：二进制、二十进制、循环码计数器等,按数字增减：加法、减法和可逆计数器,按计数容量：十进制、六十进制计数器等,1、计数器的分类,返回,2、同步计数器,一、同步二进制计数器同步二进制加法计数器同步二进制减法计数器同步二进制可逆计数器,二、同步十进制计数器,返回,一、同步二进制计数器,原理：

5、由二进制加法运算规则可知，在一个多位二进制数的末尾加1时，若其中第i位以下各位皆为1时，则第i位及以下各位均改变状态。例： 1 0 0 0 0 1 1 1 1 1 0 0 0 1 0 0 0 最低4位数都改变了状态，而高4位未改变。,1、同步二进制加法计数器,原理,如果用T触发器构成同步计数器时，则每次CP信号到达时，应使该翻转的那些触发器的输入控制端Ti1，不该翻转的Ti0；如果用T/触发器构成同步计数器时，则每次CP信号到达时只能加到该翻转的那些触发器的CP输入端上，而不能加到那些不该翻转的触发器。,结论,当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：,Q0在每次输入计数脉冲时

6、，都要翻转。,按照这一原理，即可设计一四位二进制同步加法计数器。各触发器的驱动方程：,电路的输出方程：,电路的状态方程：,将上式代入T触发器的特性方程得到,电路的状态状态转换表及状态转换图见教材P243，时序图为,由时序图可见,也叫做分频器。,Q3每输入16个计数脉冲，产生一个进位信号，所以又把这个电路叫做十六进制计数器。,计数器容量：计数器能计到的最大数。,在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如74161,返回,四位二进制同步计数器CT74161,四个主从J-K触发器构成D3 D0: 数据输入端（高低）C：进位端CP: 时钟输入，上升沿有效RD: 异步置

7、零LD: 同步预置数控制端Q3 Q0:输出端，高位低位EP、ET：使能端，工作状态控制，多片级联,四位二进制同步计数器CT74163,采用同步清零方式。 当R=0时，只有当CP 的上升沿来到时, 输出QDQCQBQA 才被全部清零,1、外引线排列和CT74161相同,2、置数，计数，保持等功能与CT74161相同,3、清零功能与CT74161不同,返回,一、同步二进制计数器,原理：由二进制减法运算规则可知，在一个n位二进制数的末尾减1时，只有第i位以下各位皆为0时，再减1才能使触发器第i位翻转。例： 1 0 1 1 1 0 0 0 1 1 0 1 1 0 1 1 1 最低4位数都改变了状态，而

8、高4位未改变。,2、同步二进制减法计数器,当计数器用T触发器构成时，第i位触发器输入端的逻辑式应为：,结论,Q0在每次输入计数脉冲时，都要翻转。,根据上式接成的同步二进制减法计数器电路如图所示。,同样，在实际生产的芯片中，还附加了一些控制电路，以增加电路的功能和使用的灵活性。如CC14526,如：74LS191,3、同步二进制可逆计数器,既能进行递增计数，又能进行递减计数,一、同步二进制计数器,返回,C/B：进借位输出,CPO：串行时钟输出端,时序图,特点：单时钟结构,双时钟结构：如74LS193,返回,四位二进制可逆计数器CT74193,输 入 输 出CPU CPD RLD A B C D

9、QAQB QC QD 1 0 000 0 0 A B C D ABCD 1 0 1 加法计数 1 0 1 减法计数 1 1 0 1 保持,CT74193功能表,四位二进制可逆计数器CT74193,D A:高位低位CPU ，CPD :双时钟输入R: 异步清除,高电平有效LD: 异步预置,低电平有效QD QA:高位低位,（一）、逻辑符号,加到最大值时产生进位信号QCC=0,减到最大值时产生借位信号QDD=0,返回,二、同步十进制计数器,自阅教材P250255 同步十进制加法计数器74160，功能与74161相同，不同之处是74161是十六进制。 同步十进制可逆计数器74190，功能与74191相同

10、，不同之处是74191是十六进制,返回,3、异步计数器,二、异步十进制计数器,一、异步二进制计数器,三、异步二十进制计数器,一、异步二进制计数器,（1）异步二进制加法计数器的构成方法,方法：若使用下降沿动作的T 触发器，将低位触发器的Q端接至高位触发器的时钟输入端。用上沿触发的T触发器，将低位触发器的 端接至高位触发器的时钟输入端。,一、异步二进制计数器,（2）异步二进制减法计数器的构成方法,方法：若使用下降沿动作的T 触发器，将低位触发器的 端接至高位触发器的时钟输入端。用上沿触发的T触发器，将低位触发器的 Q 端接至高位触发器的时钟输入端。,异步二进制计数器的构成方法,将低位触发器的 一个

11、输出端接至高位触发器的时钟输入端。用下降沿动作的T 触发器时，加法计数器以Q端为输出端；减法计数器以 端为输出端。用上沿触发的T触发器，加法计数器以 端为输出端；减法计数器以 Q端为输出端。,目前常见的异步二进制加法计数器产品有：4位：74LS293、74LS393、74HC3937位：CC4024 12位：CC4040 14位：CC4060,二、异步十进制计数器,构成思想：如何使4位二进制计数器在计数过程中跳过从1010到1111六个状态。,优点：结构简单缺点：工作频率低；电路状态译码时存在竞争冒险现象。,应用实例：74LS290,输 入 输 出CP R0（1） R0（2） S9（1） S9

12、（2） QA QB QC QD11 0 0 0 0 011 0 0 0 0 0 1 1 1 0 0 10 0 计 数 0 0 0 00 0 ,异步计数器CT74290,异步计数器CT74290,(1) 触发器A：模2 CPA入QA出(2) 触发器B、C、D：模5异步计数器 CPB 入QD QB出CPA、CPB: 时钟输入端R01、R02: 直接清零端S91、S92 : 置9端QD QA:高位低位,逻辑符号,1.直接清零：当R01=R02=1，S91、 S92有低电平时， 输出“0000”状态。与CP无关,2.置9：当S91= S92= 1 时， 输出 1001 状态,3.计数：当R01、R02

13、及S91、S92有低电平时，且当有CP下降沿时，即可以实现计数,功能,异步计数器CT74290,在外部将QA和CPB连接构成8421BCD码计数器 CPA入QD QA出,在外部将QD和CPA连接构成5421BCD码计数器 CPB入QA QD QC QB出,4、任意进制计数器的构成方法,（4）MN的情况,（5）MN的情况,假定已有N进制计数器，需要得到M进制计数器,（1）同步预置法,（2）反馈清零法,（3）多次预置法,（三）CT74161/CT74163功能扩展, 连接成任意模M 的计数器,1、同步预置法,2、反馈清零法,3、多次预置法,态序表 计数 输 出N QD QC QB QA0 0 1

14、1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1,例1:设计M=10 计数器,1.同步预置法,方法一:采用后十种状态,0110,0110,0,态序表 计数 输 出N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1,例1:设计M=10 计数器,方法二:采用前十 种状态,0000,1001,0,0000,1.同步预置法,仿 真

15、,例2: 同步预置法设计 M=24 计数器,0001,1000,0,1000,0000,（24）10=（11000）2,需 两 片,初态为：0000 0001,终态：00011000,态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0,采用CT74161,0,0000,态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 1

16、4 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1,采用CT74161,例2: 组成模9计数器,0,0000,例2: M=13 计数器,态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0,采用CT74163,0,0000,仿 真,M=10 计数器,态序表 N QD QC QB QA0 0 0 0 0,例1:分析电路功

17、能,2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 0,7 1 1 0 18 1 1 1 09 1 1 1 1,1 0 1 0 0,6 1 1 0 0, 连接成任意模M 的计数器,1、接成M16的计数器,2、接成M16的计数器,CT74193功能扩展,四位二进制可逆计数器CT74193,态序表 N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1,例1：用CT74193设计M=9 计数器,方法一:采用异步预置、加法计数,

18、1、接成M16的计数器,0110,0110,方法二:采用异步预置、减法计数,态序表NQDQCQBQA01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0,1001,1001,例1：用CT74193设计M=9 计数器,1、接成M16的计数器,例1:用CT74193设计M=147 计数器,方法一:采用异步清零、加法计数,M = (147)10 =(10010011)2需要两片CT74193,2、接成M16的计数器,1001,1100,0000,0000,方法二:采用减法计数异步预置利用QCB

19、端,M = (147)10 =(10010011)2,1001,1100,1100,1001,例1:用CT74193设计M=147 计数器,2、接成M16的计数器,返回,例 1：采用CT74290 设计M=6计数器,方法一：利用R端,M=6 态序表 NQAQBQCQD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 0,0110,0000,例 2：采用CT74290 设计M=7计数器,M=7 态序表 NQAQBQC QD00 0 0 011 0 0 020 1 0 031 1 0 040 0 1 051 0 1 060 1 1 071

20、 0 0 1,方法二：利用S 端,1001,0110,例 3：用CT74290 设计M=10计数器,M=10 态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0,要求：采用5421码计数,5、移位寄存器型计数器,一、环型计数器,二、扭环型计数器,例1：用CT1195构成M=4 的环形计数器,态序表 ,注意：1 电路除了有效计数循环外，还有五个无效循环2 不能自启动3 工作时首先在SH/LD加启动信号进行预置,环形计数器,环形计数器设计,1、连接方法：将移位寄

21、存器的最后一级输出Q反馈到第一级的、K输入端,2、判断触发器个数：计数器的模为(n为移位寄存器的位数),注意：1 电路除了有效计数循环外，还有一个无效循环2 不能自启动3 工作时首先在R加启动信号进行清零,态序表 Q0 Q1 Q2 Q 3 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1,例1： M=8 的 扭环形计数器,扭环形计数器设计,1、连接方法：将移位寄存器的最后一级输出Q经反相器后反馈到第一级的、K输入端,2、判断触发器个数：计数器的模为2n (n为移位寄存器的位数),分频器,例 4：用CT74290 设计

22、M=88计数器,方法三：采用两片CT74290级联,0,1,5.3.3 序列信号发生器,一、计数器型序列码发生器,二、反馈型序列码发生器,最长线性序列码发生器,任意长度的序列码,一、计数器型序列码发生器,（2）按要求设计组合输出电路,计数器+组合输出电路,1、电路组成,2、设计过程,（1）根据序列码的长度S设计模S计数器，状态可以自定,例1：产生110001001110序列码,第一步：设计计数器 1.序列长度S=12，设计一个模12计数器2.选用CT741613.采用同步预置法4.设定有效状态为 QDQCQBQA=01001111,0010,一、计数器型序列码发生器,第二步：设计组合电路,QD

23、 QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0,1. 列出真值表,2. 卡诺图化简,3. 采用8输入数据选择器实现逻辑函数：,例1：产生110001001110序列码,一、计数器型序列码发生器,D0=D1=D3=D5=0D2=D6=1D4=QA，D7=,若对应于的方格内 有0也有1，则应为1格对应的输入变量的积之和（此积之和式中只能含余下的变量）。,八选一选择器实现函数：逻辑变量A

24、BCD,选ABC做地址输入，可的八选一选择器的卡诺图,与函数的卡诺图比较，可确定相应的数据输入Di,若对应于选择器卡诺图的方格内全为1，则此Di= 1；反之，若方格内全为0，则Di = 0。,QDQCQB-ABCQA-D,第三步：画电路图,例1：产生110001001110序列码,一、计数器型序列码发生器,D0=D1=D3=D5=0D2=D6=1D4=QA，D7=,Z,5.3.3 序列信号发生器,一、计数器型序列码发生器,二、反馈型序列码发生器,-最长线性序列码发生器,二、反馈型最长线性序列码发生器(m序列码发生器),2. 电路组成：移位寄存器 + 异或反馈电路,1. 最长线性序列码长度：S=

25、2n-1,3. 设计过程:,(1) 根据S=2n-1，确定n (2) 再查表6-31可得反馈函数 f(Q)(3) 画电路图(4) 加防全0装置,例1：设计S=7的m序列码发生器,第一步：根据S=2n-1确定n =3第二步：查表6-31可得反馈函数：f(Q)=Q2Q3 (即CT74194的DSR= Q1Q2)第三步：画电路图,二、反馈型最长线性序列码发生器(m序列码发生器),第四步：加全0校正项,第五步：画电路图利用全0状态重新置数以实现自启动，其逻辑电路如图,例1：设计S=7的m序列码发生器,二、反馈型最长线性序列码发生器(m序列码发生器),5.3.4 数字电子钟,数字电子钟是一种直接用数字显示时间的计时装置。一般由晶体振荡器、分频器、计数器、译码器、显示器、校时电路和电源等部分组成。,小 结,本章主要讨论了几种常用的时序模块，如计数器、寄存器、移位寄存器以及由它们组成的序列信号发生器等。 计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器的电路简单。 移位寄存器分为左移、右移及双向移动等。 本章重点：1）会识别中规模时序模块的功能，2）熟悉其功能扩展，3）具备应用时序模块及组合模块构成给定逻辑功能电路的能力。,习 题,6-1，3，7，8，9，11，12，14，15，19，22，24,