第6章时序逻辑电路ppt课件.ppt

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1、1,学习要点了解时序逻辑电路的特点与分类。掌握时序逻辑电路的分析方法，能熟练分析计数器等常用时序逻辑电路。了解时序逻辑电路的设计方法，能设计简单的时序逻辑电路。,第六章 时序逻辑电路,2,6.1 概 述,3,组合逻辑电路：t时刻输出仅与t时刻输入有关， 与t以前的状态无关。,时序逻辑电路：t时刻输出不仅与t时刻输入有关， 还与电路过去的状态有关。,一、组合逻辑电路和时序逻辑电路的区别,1、从逻辑功能上看,4,时序逻辑电路框图,存储电路主要由触发器构成,5,X外部输入Y外部输出Z触发器的控制输入Q触发器的状态输出,时序电路的结构：1）由组合电路和存储电路（触发器）构成；2）触发器的状态与电路的输

2、入信号共同决定了电路的输出。,一个时序电路可以没有组合电路部分，但是不能没有存储电路。,6,2、从电路结构上看,3、从功能描述上看,组合电路不含存储信息的触发器等元件。时序电路一定含有存储信息的元件触发器。,7,二、时序逻辑电路的形式,1、Moore型,输出仅与存储电路的现态Q有关，而与当前输入无关。,2、Mealy型,输出不仅与存储电路的现态Q有关，而且还与当前输入有关。,8,三、时序逻辑电路的分类,9,6.2 时序逻辑电路的分析方法,10,一、分析步骤,异步,11,二、分析举例,同步时序电路分析,1、无外部输入的时序电路,例1 试分析图示电路，并画出状态图和时序图。,12,1）时钟方程 C

3、LK1=CLK2=CLK（对同步电路可省去）,2）驱动方程（输入方程）,3）状态方程,由JK特性方程：Q*=JQ+KQ可得各触发器的次态表达式状态方程,13,4）状态转换表（依次设初态，求次态）,5）状态图,主循环,无效状态,电路具有自启动能力,14,6）波形图,功能：同步三进制计数器，有自启动能力,15,例2 试分析图示时序电路的逻辑功能。,（带有外部输出Y，触发器为主从JK F-F）,16,1）时钟方程 （略）,2）驱动方程（输入方程）,17,3）状态方程,由JK特性方程：Q*=JQ+KQ可得各触发器的次态表达式状态方程,4）输出方程,18,5）状态转换表（依次设初态，求次态）,19,状态

4、转换表的另一种形式：,20,6）状态图,21,2、有外部输入的时序电路,例1 试分析图示时序电路。,22,1）驱动方程（输入方程）,2）输出方程,23,3）状态方程,由T特性方程：得：,24,4）状态转换表,25,5）状态图,26,例2 试分析图示时序电路。,27,1）驱动方程（输入方程）,2）输出方程,3）状态方程,28,4）状态表,29,5）状态图,30,6）波形图,设Q=0（初态），加到输入端A、B的波形如图。,31,32,7）功能分析该电路为串行加法器电路A被加数， B加数Y加法和， Q进位波形图表示了两个八位二进制数相加得到 和数的过程。,A=01101100，B=00111010，

5、Y=10100110,33,6.3 时序逻辑电路的设计方法,34,一、设计步骤,1. 设定状态,从逻辑功能要求出发，确定输入、输出变量以及电路的状态数。通常取原因（或条件）为输入变量，结果为输出变量。,2. 画状态图,这一步是关键。对每一个需要记忆的输入信息用一个状态来表示，以确定所涉及电路需多少个状态。此时状态用S0、S1、.来表示。,35,3. 状态化简,消去原始状态中的多余状态以得到最简状态图。,4. 状态编码,给化简后的状态图中的每一个状态赋以二进制码。二进制码的位数 n等于触发器的个数，它与电路的状态数m之间应满足：,36,5. 选触发器类型,6. 求输出方程、状态方程、驱动方程,7

6、. 画电路图,8. 检查自启动能力,37,二、设计举例,Moore型同步时序电路设计,例1 试设计一个自然态序、带进位输出端的同步 五进制计数器。,解： 1）设定状态，作原始状态图,38,2）状态编码,M=5， 取触发器位数 n=3,39,3）编码后状态图,4）选触发器类型,选用3个下降沿触发的JK触发器,40,电路次态/输出（ ）卡诺图,5）求输出方程、状态方程、驱动方程,方法一：,41,卡诺图的分解,42,由卡诺图得状态方程和输出方程：,将状态方程变换为JK触发器特性方程 的标准形式，就可以找出驱动方程：,43,由此可得驱动方程：,44,方法二：,45,46,47,输出方程：,驱动方程：,

7、由特性方程,得状态方程：检查所设计电路是否具有自启动能力,48,6）作电路图,49,7）检查自启动能力,由状态方程可得：,由此表可以看出，电路具有自启动能力。,50,8）完整状态图,51,例2 试设计一个模可变递增同步计数器，当控制信号X=0时为三进制计数，X=1时为四进制计数。设置一个进位输出端C。,解：1）根据题意画状态图,52,2）状态编码,3）编码后状态转换表,53,54,4）选触发器,M=4， 取触发器位数 n=2使用两个上升沿触发的D触发器,5）求输出方程、驱动方程,55,利用D触发器激励表求驱动方程：,56,6）检查自启动能力,由状态方程：,得：,有自启动能力。,7）电路图略,5

8、7,Mealy型同步时序电路设计,例：设计一个串行数据检测器，要求连续输入三个或三个以上“1”时输出为1，其余情况下输出为0。,设输入变量为X，输出变量为Y,用X（1位）表示输入数据用Y（1位）表示输出（检测结果）,解：1）设定状态,58,6.4 若干常用的时序逻辑电路,59,6.4.1 寄存器和移位寄存器,一、寄存器,1. 寄存器的定义能够暂存数据的部件。,寄存器的功能接受、存放、传送数据。,寄存器的组成触发器及门电路。,说明：对寄存器中的触发器只要求它具有置1、置0 的功能即可，因而无论用何种类型的触发器 都可组成寄存器。,60,2. 寄存器的种类,1）并行输入寄存器输入数据可同时送入 寄

9、存器内。,2）串行输入寄存器即“移位寄存器”，数据串行输入，有左移、右移、双向移位。,3）静态移位寄存器由触发器作存储单元，输入的数据可长久保留。,4）动态移位寄存器由电容作存储单元，输入的数据不可长久保留，需刷新。,61,3. 基本寄存器,数据并行输入，并行输出。,62,四位寄存器74HC175,63,功能表：,这种寄存器具有很强的抗干扰能力。,64,二、移位寄存器,移位寄存器可以进行移位操作的寄存器。它同时具有寄存和移位两个功能。,数字电路中，加减运算用加法器。减法器完成，乘、除运算则用移位以后再加的办法完成。,例： 求 A=1010 与 B=1101 的积。,65,演算过程：,求几项“部

10、分积”之和,66,1. 分类,1）左移在一个移位命令作用下，寄存器中各位（bit）的信息依次向左移动一位。,67,设：输入的代码次序是1011。送数前，先将寄存器清零，然后在4个CLK脉冲的作用下将数据送入寄存器，并可在4个触发器的输出端得到并行输出的代码。,68,69,2）右移3）双向移位（74LS194）,2. 应用数码的串入、并出变换电路,电路由两部分组成：右移寄存器由触发器组成；取样电路由4个与门组成。,70,71,CLK脉冲与取样信号的时间关系如图，为保证电路正确工作，取样信号必须与CLK上升沿错开，而且取样脉冲频率是时钟脉冲频率的1/4。即：,72,工作原理： 每来4个CLK，数据

11、逐位串入，在下一个CLK到来之前，发出一个取样信号，以达到串入、并出目的。,73,3. 74LS194四位双向移位寄存器,1）框图,74,2）工作方式控制,75,3）功能,这是一种功能较齐全的移位寄存器，具有清零、左移、右移、并行加载、保持五种功能。,保持,并行加载,76,4）用74194实现左移、右移及并行加载。,右移串出,77,左移串出,78,79,5）74194扩展应用（4位8位）,80,三、移位寄存器型计数器,环形计数器（m=n）,81,例：用74194构成M=3的计数器。,82,6.4.2 计数器,一、计数器的特点和分类,1. 特点用来记忆脉冲的个数,2. 分类,按计数脉冲输入方式分,同步计数器各F-F受同一时钟脉冲控 制，状态的更新是同步的。,异步计数器有的F-F直接受输入计数 脉冲控制，有的将其他 F-F的输出CLK，状态的 更新有先后。,83,按计数的增减趋势分,加计数,减计数,可逆计数,按模数M分类,二进制计数器（M=2）,十进制计数器（M=10）,M进制计数器（任意进制）,按集成度分,小规模集成计数器,中规模集成计数器,84,二、同步计数器,1. 同步二进制加计数器,同步计数器的特点：输入CLK接各触发器的时钟脉冲输入端，各触发器翻转同时进行，且与CLK同步，技术速度较快。,85,86,