rs触发器讲解ppt课件.ppt

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1、第5章 触发器,5.1 基本RS触发器 5.2 同步RS触发器5.3 同步D触发器 5.4 同步T触发器5.5 主从JK触发器5.4 触发器的逻辑符号及时序图,引言,触发器（Flip-Flop 简称FF）的特点：双稳态（0态和1态）有记忆能力（存储能力）结构中有反馈线是“最小单元”的时序器件，是组成复杂时序系统的基础。,FF的分类,按结构分：基本型、同步型、主从型、边沿型按功能分：RSFF、DFF、TFF、JKFF重点介绍： 基本RSFF、同步RSFF、同步DFF、同步TFF 主从DFF 边沿JKFF、边沿DFF,5.1 基本RS触发器,5.1.1 电路结构和工作原理,图 5 1 基本RS触发

2、器电路及逻辑符号,要点:基本RS触发器是构成各种功能触发器的基本单元，所以称为基本触发器。它可以用两个与非门或两个或非门交叉耦合构成。有两个互补输出端Q和Q Q=1，Q =0时，称触发器处于“1”状态； Q=0, Q=1时，称触发器处于“0”状态。,把输入信号作用前的触发器状态称为现在状态(简称现态)，用Qn和Qn(或Q、Q)表示，把在输入信号作用后触发器所进入的状态称为下一状态(简称次态)，用Qn+1和Qn+1表示。 工作原理：状态表,置0(复位)状态,置1(置位)状态,保持状态,禁止状态, 当RD=0，SD=0时， Qn+1=Qn+1=1，破坏了触发器的互补输出关系，且当RD、SD同时从0

3、变化为1时，由于门的延迟时间不一致，使触发器的次态不确定，即Qn+1=X，这种情况是不允许的。规定输入信号RD、SD不能同时为0，它们应遵循RD+SD=1的约束条件。 基本RS触发器具有置0、置1和保持的逻辑功能，SD称为置1端或置位(SET)端，RD称为置0或复位(RESET)端( RD、 SD低电平有效),也称为置位复位(Set-Reset)触发器。,5.1.2 基本RS触发器的功能描述方法 （5种）,1. 状态转移真值表(状态表) ,简化法,2. 特征方程(状态方程) 描述触发器逻辑功能的函数表达式称为特征方程或状态方程。,(约束条件),图 5 2 次态卡诺图,3. 状态转移图(状态图)

4、 用图形方式来描述触发器的状态转移规律。两个圆圈分别表示触发器的两个稳定状态，箭头表示在输入信号作用下状态转移的方向，箭头旁的标注表示转移条件。,图 5 3 基本RS触发器的状态图,表 5 2 基本RS触发器的激励表,4、激励表,激励表(也称驱动表)是表示触发器由当前状态Qn转至确定的下一状态Qn+1时，对输入信号的要求。,5. 波形图 （时序图）,工作波形图又称时序图，它反映了触发器的输出状态随时间和输入信号变化的规律，是实验中可观察到的波形。,图 5 4 基本RS触发器波形图,禁止状态,5.2 同步触发器,1、结构及符号,同步RS触发器是在基本RS触发器基础上加两个与非门构成的，其逻辑电路

5、及逻辑符号分别如图5-5(a)、(b)所示。图中C、D门构成触发引导电路，R为置0端，S为置1端，CP为时钟输入端(Clock-Pulse)。 从图5-5(a)看出，其中基本RS触发器的输入函数为,功能表 CP=1时 表5-3同步RS触发器的特征方程为,(约束条件),(5-2),注：同步RS触发器是在R和S分别为1时清“0”和置“1”，称为R、S高电平有效，所以逻辑符号的R、S输入端不加小圆圈。,表 5 4 钟控RS触发器激励表,图 5 6 同步RS触发器的状态图和波形图,(a) 状态转移图； (b) 时序波形,禁止,5.3 同步D触发器,为了解决R、S之间有约束问题，将同步RSFF的R端接至

6、D门的输出端，并将S改为D，形成同步D触发器,图 5 - 7D触发器,(a) 逻辑电路； (b) 逻辑符号,（2）当CP=1时，SD= D ，RD=D，代入基本RS触发器的特征方程得出钟控D触发器的特征方程为 同理，可以得出同步D触发器在CP=1时的状态转移真值表(表5 - 5)、激励表(表5 - 6) 和状态图(图5 - 8)。,分析：（1）当CP=0时，SD=1，RD=1，触发器状态维持不变。,图 5-8 D触发器状态图,表 5 5 D触发器状态转移真值表,表 5 6 触发器激励表,时序波形(设初态为0),CP,D,同步触发器存在的问题:空翻问题原因:CP=1期间,输入信号均有效,有干扰也

7、无法杜绝.,5.4 同步T触发器,由于Qn和Qn互补，它不可能出现SR=11的情况，因此这种结构也解决了R、 S之间的约束问题。,图 5 9 T触发器,(a) 逻辑电路； (b) 逻辑符号,由图5-9(a)可见：,当CP=0时，SD=1，RD=1，触发器状态维持不变。 当CP=1时， 代入基本RS触发器的特征方程得出钟控T触发器的特征方程为,5.5 主从JK触发器,图 5-14 主从触发器框图,1. 主从JK触发器工作原理,图 5-15 主从JK触发器逻辑图,它由两个同步RS触发器构成，其中1门4门组成从触发器，5门8门组成主触发器,RD,SD,当CP=1时，CP=0，从触发器被封锁，输出状态

8、不变化。此时主触发器输入门打开，接收J、K输入信息， 将 代入基本RSFF特性方程得出,(5-7),则,即将主触发器的状态转移到从触发器的输出端，从触发器的状态和主触发器一致。将 主代入式(5-7)可得,讨论主从JK触发器优缺点:CP=1时，可按JK触发器的特性来决定主触发器的状态，在CP下降沿(10时)从触发器的输出才改变一次状态。 综上所述，主从JK触发器防止了空翻，其工作优点： 输出状态变化的时刻在时钟的下降沿。 输出状态如何变化，则由时钟CP下降沿到来前一瞬间的J、K值按JK触发器的特征方程来决定。,缺点:主从JK触发器的一次翻转,主从JK触发器虽然防止了空翻现象，但还存在一次翻转现象

9、， 可能会使触发器产生错误动作，因而限制了它的使用。 所谓一次翻转现象是指在CP=1期间，主触发器接收了输入激励信号发生一次翻转后，主触发器状态就一直保持不变， 它不再随输入激励信号J、K的变化而变化。,图 5-16 主从JK触发器的一次翻转,若是在CP=1时，J、K信号发生了变化，就不能根据CP下降沿时的J、K值来决定输出Q。这时可按以下方法来处理： 若CP=1以前Q=0，则从CP的上升沿时刻起J、K信号出现使Q变为1的组合，即JK=10或11，则CP下降沿时Q也为1。 否则Q仍为0。 若CP=1以前Q=1，则从CP的上升沿时刻起J、K信号出现使Q变为0的组合，即JK=01或11，则CP下降

10、沿时Q也为0。 否则Q仍为1。 图5-17为考虑了一次翻转后主从JK触发器的工作波形， 它仅在第5个CP时没有产生一次翻转。,图 5-17 主从JK触发器的工作波形图,为了使CP下降时输出值和当时的J、K信号一致，要求在CP=1的期间J、 K信号不变化。但实际上由于干扰信号的影响，主从触发器的一次翻转现象仍会使触发器产生错误动作，因此主从JK触发器数据输入端抗干扰能力较弱。为了减少接收干扰的机会，应使CP=1的宽度尽可能窄。,3. 主从触发器的脉冲工作特性,主从触发器工作要求 在CP上跳沿到达时，J、K信号已处于稳定状态，且在CP=1期间，J、K信号不发生变化； 另外,从CP上升沿抵达到主触发

11、器状态变化稳定，需要经历三级与非门的延迟时间，即3tpd，因此要求CP=1的持续期tCPH3tpd。 CP由1下跳至0时，主触发器的状态转移至从触发器。从CP下跳沿开始，到从触发器状态转变完成，也需经历三级与非门的延迟时间，即3tpd，因此要求CP=0的持续期tCPL3tpd。此间主触发器已被封锁，因而J、K信号可以变化。, 为了保证触发器能可靠地进行状态变化，允许时钟信号的最高工作频率为,主从触发器在CP=1时为准备阶段。CP由1下跳变至0时触发器状态发生转移，因此它是一种脉冲触发方式。而状态转移发生在CP下降沿时刻。,5.6 边沿D触发器,同时具备以下条件的触发器称为边沿触发方式触发器(简

12、称边沿触发器)： 触发器仅在CP某一约定跳变到来时，才接收输入信号； 在CP=0或CP=1期间，输入信号变化不会引起触发器输出状态变化。因此，边沿触发器不仅克服了同步FF的空翻现象和主从FF的一次性变化问题,而且大大提高了抗干扰能力，工作更为可靠。 ,边沿触发方式的触发器有两种类型：一种是维持阻塞式触发器，它是利用直流反馈来维持翻转后的新状态，阻塞触发器在同一时钟内再次产生翻转；另一种是边沿触发器，它是利用触发器内部逻辑门之间延迟时间的不同，使触发器只在约定时钟跳变时才接收输入信号。,1. 维持阻塞式D触发器 1) 电路结构及工作原理 维持阻塞式D触发器由同步RS触发器、引导门和4根直流反馈线

13、组成，如图4-18所示。,图 5-18 维持阻塞式D触发器,RD、SD为直接置0、置1端，其操作不受CP控制，因此也称异步置0、置1端。,原理分析: （设 RD=SD=1） 1、CP=0 门3、4封锁， 、 保持。 R=D S=D 准备就绪。2、CP=0 1上述R=D S=D 就绪信号最先进入门3、4。两种可能：若D=0， R=1 S=0 SD =1 RD =0 若D=1， R=0 S=1 RD =1 SD =0,封门6Q=1、Q=0,封门4、5Q=1、Q=0,注意：从信号进入到封锁门，只有1个门延时时间,反馈线 称置0维持线。,称置1维持线,线称阻塞置0线。,线称阻塞置1线。,综上所述：维持

14、阻塞式D触发器是在CP上升沿到达前接收输入信号；上升沿到达时刻触发器翻转；上升沿以后输入被封锁。因此，维持阻塞式D触发器具有边沿触发的功能， 并有效地防止了空翻。,2) 脉冲工作特性 由图5-18可知，维持阻塞式D触发器的工作分两个阶段： CP=0期间为准备阶段，CP由0变至1时为触发器的状态变化阶段。为了使触发器可靠工作，必须要求： CP=0期间，必须把输入信号送至5、6门的输出，在CP上升沿到达之前建立稳定状态，它需要经历两个与非门的延迟时间，称为建立时间tset，tset=2tpd。在tset内要求D信号保持不变，且CP=0的持续时间tCPL2tpd。, 在CP由0变至1及CP脉冲前沿到

15、达后，要达到维持-阻塞作用，必须使 或 由1变为0，需要经历一个与非门延迟时间， 在这段时间内信号D不应变化，这段时间称为保持时间th，th=tpd。 从CP由0变至1开始，直至触发器状态稳定建立，需要经历三级与非门的延迟时间，因此要求CP=1的持续时间tCPH3tpd。, 为使维持阻塞式D触发器可靠工作，CP的最高工作频率为,由于维持阻塞式D触发器只要求输入信号D在CP上升沿前后很短时间(tset+th=3tpd)内保持不变，而在CP=0及CP=1的其余时间内，无论输入信号如何变化，都不会影响输出状态，因此，它的数据输入端具有较强的抗干扰能力， 且工作速度快， 故应用较广泛。,图 5-19

16、维持阻塞式D触发器波形图,图 5-20 负边沿JK触发器,5.7 边沿JK触发器,图5-20是利用门传输延迟时间构成的负边沿JK触发器逻辑电路。图中的两个与或非门构成基本RS触发器，两个与非门(1、2门)作为输入信号引导门，而且在制作时已保证与非门的延迟时间大于基本RS触发器的传输延迟时间。RD、SD为直接置0、置1端，不用时应使SDRD=11。其原理如下： 当CP=0稳定时，输入信号J、K被封锁， ，触发器的状态保持不变；而当CP=1时，触发器的输出也不会变， 这可从以下的推导式中看出：,由此可见，在稳定的CP=0及CP=1期间，触发器状态均维持不变，这时触发器处于一种“自锁”状态。 当CP

17、由1变为0时，由于CP信号是直接加到与或非门的其中一个与门输入端，首先解除了触发器的“自锁”，但 还要经过一个与非门延迟时间tpd才能变为1。在没有变为1以前， 仍维持CP下降沿前的值，即,代入基本RS触发器特征方程，有,也就是说，在CP由1变为0的下降沿时刻，触发器接收了输入信号J、K，并按JK触发器的特征规律变化。,由以上分析可知，在CP=1时，J、K信号可以进入输入与非门，但仍被拒于触发器之外。 只有在CP由1变为0之后的短暂时刻里，由于与非门对信号的延迟，在CP=0前进入与非门的J、 K信号仍起作用，而此时触发器又解除了“自锁”， 使得J、 K信号可以进入触发器，并引起触发器状态改变。

18、 因此， 只在时钟下降沿前的J、 K值才能对触发器起作用，从而实现了边沿触发的功能。,综上所述，负边沿JK触发器是在CP下降沿产生翻转，翻转方向决定于CP下降前瞬间的J、K输入信号。它只要求输入信号在CP下降沿到达之前，在与非门1、2转换过程中保持不变，而在CP=0及CP=1期间，J、K信号的任何变化都不会影响触发器的输出。因此这种触发器比维持阻塞式触发器在数据输入端具有更强的抗干扰能力，其波形图如图5-21所示。,图 5-21 边沿JK触发器的理想波形图,这种负边沿触发的JK触发器，仅要求在CP下降沿到达之前有信号到达 的建立时间tset，即tset=tpd。由于此过程在CP=1期间进行，因

19、此tCPHtpd。 CP下降沿到达时，CP封锁了1、2门，故负边沿触发器基本上不需要保持时间。但在CP=0持续期tCPL内一定要保证基本RS触发器能可靠翻转，因此tCPL2tpd，因而触发器最高工作频率为,5.8 触发器的逻辑符号及时序图,1、 触发器的逻辑符号,图 5-22 电位触发方式触发器的逻辑符号,基本RSFF,同步RSFF同步DFF, 传统的逻辑符号.,图 5-23 集成触发器常用的逻辑符号, 国家标准(GB4728.12-85)规定的逻辑符号,图 5-24 集成触发器国标规定的逻辑符号,触发器分析举例,时序图的画法一般按以下步骤进行： 以时钟CP的作用沿为基准，划分时间间隔，CP作

20、用沿来到前为现态，作用沿来到后为次态。 每个时钟脉冲作用沿来到后，根据触发器的状态方程或状态表确定其次态。 异步直接置0、置1端(RD、SD)的操作不受时钟CP的控制，画波形时要特别注意。,【例 5-1】 边沿JK触发器和维持阻塞式D触发器分别如图5-25(a)、 (b)所示，其输入波形见图5-25(c)，试分别画出Q、 Q2端的波形。设电路初态均为0 。,图 5-25 例5-1图,解： 从图中可见，JK触发器为下降沿触发，因此首先以CP下降沿为基准，划分时间间隔，然后根据JK触发器的状态方程 ，由每个CP来到之前的A、B和原态Q1决定其次态 。例如第一个CP下降沿来到前因AB=10，Q1=0

21、，将A、B、Q1代入状态方程得 ， 故画波形时应在CP下降沿来到后使Q1为1， 该状态一直维持到第二个CP下降沿来到后才变化。依此类推可画出Q1的波形如图5-25(c)所示。, 图5-25(b)的D触发器为上升沿触发，因此首先以CP上升沿为基准，划分时间间隔。由于D=A，故D触发器的状态方程为 ，这里需要注意的是异步置0端RD和B相连，因此该状态方程只有当B=1时才适用。当B=0时，无论CP、A如何， ，即图5-25(c)中B为0期间所对应的 均为0；只有B=1, 才在CP的上升沿来到后和A有关。例如在第二个CP上升沿来到前，B=1, A=1，故CP来到后 。该状态本来应维持到第三个CP上升沿

22、来到前， 但在第二个CP=0的期间B已变为0，因此也强迫Q2=0。Q2的波形如图5-25(c)所示。,【例 5-2】 TTL边沿触发器组成的电路分别如图5-26(a)、 (b)所示，其输入波形见图5-26(c)，试分别画出Q1、Q2端的波形。 设电路初态均为0。,图 5-26 例5-2图,解： 从图中可见，FF1、FF2均为上升沿触发，故以CP上升沿为基准划分时间间隔。 对于FF1， 。由每个CP前沿来到前的外输入A和原态Q1决定 ，其波形如图5-26(c)所示。 对于FF2，由于 ， 故状态方程 ，说明该触发器的输出仅与A、B有关，与原态Q2无关。但需要注意，该状态方程只有在C=1时才适用，

23、其波形图见图5-26(c)。,【例 5-3】 图5-27(a)是由两个JK触发器构成的单脉冲发生器，其输入ui为时钟脉冲的连续序列，输出由人工按钮开关S1控制，每按一次，输出一个脉冲。输出脉冲的宽度仅决定于输入时钟脉冲的周期。试画出输出端uo的波形图。 解：从图中可见，FF1、FF2均为CP下降沿触发，但FF1的CP由Q2提供，而Q2的状态除了受J2、K2、ui控制外，还受RD=Q1的控制，即两个触发器的状态是互相制约的，因此其波形图要一个个CP分别画出。,对于FF2，因K2=1，故,对于FF1，因J1=K1=1，故,图 5-27 单脉冲发生器,(a) 电路； (b) 波形图,当J2=0(S1接地)后又恢复到开始的状态。Q1=1，FF2解除置0封锁，如果再按下S(J2=1)就能产生第二个单脉冲， 整个波形如图5-27(b)所示。 单脉冲发生器常作为调测信号源，在数字设备中应用很广泛， 它也可以用其它触发器实现。,