第六章(听课)CMOS组合逻辑门的设计(朱平)ppt课件.ppt

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1、第6章 CMOS组合逻辑门的设计,CMOS组合逻辑门的设计. 2,本章重点,深入讨论CMOS逻辑系列静态和动态、传输晶体管、无比和有比逻辑优化逻辑门的面积、速度、能量或稳定性低功耗高性能的电路设计技术,CMOS组合逻辑门的设计. 3,6.1 引言,组合电路(非再生电路)的特点：任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式，不存在任何从输出返回至输入的连接。时序电路(再生电路)的特点：输出不仅与当前的输入数据有关，也与输入信号以前的值有关，可以通过一个或多个输出连回到某些输入实现。包括：一个组合逻辑部分和一个能保持状态的模块，如：寄存器、计数器、振荡器和存储器。评价一个逻辑门的设计

2、指标：面积、速度、能量和功率。不同的应用会有不同的重点指标,CMOS组合逻辑门的设计. 4,6.2 静态CMOS设计,静态CMOS 每一时刻每个门的输出通过一个低阻路径连到VDD或Vss上同时在任何时候该门的输出即为该电路实现的布尔函数值动态CMOS 把信号值暂时存放在高阻抗电路节点的电容上所形成的门比较简单且比较快速对噪声敏感程度增加本节讨论静态电路类型的设计：互补CMOS有比逻辑(伪NMOS和DCVSL)传输管逻辑,CMOS组合逻辑门的设计. 5,6.2.1 互补CMOS,概念：静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合PUN和PDN网络是以相互排斥的方式构成的在稳定状态

3、时输出节点总是一个低阻节点,CMOS组合逻辑门的设计. 6,在构成PUN和PDN网络时应当记住以下几点：晶体管可以看成是由其栅信号控制的开关PDN由NMOS器件构成，而PUN由PMOS器件构成。理由是NMOS管产生“强零”而PMOS管产生“强1”,(b) 利用NMOS和PMOS开关上拉一个节点,(a) 利用NMOS和PMOS开关下拉一个节点,PDN,PUN,从放电的角度分析：,从充电的角度分析：,CMOS组合逻辑门的设计. 7,NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作 PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作PUN和PDN 是对偶网络：上拉网络中

4、并联的晶体管相应于在下拉网络中对应器件的串联，反之亦然。互补门在本质上是反相的 (NAND, NOR, XNOR)实现一个具有N个输入的逻辑门所需要的晶体管数目为2N,(a) 串联 (b) 并联,CMOS组合逻辑门的设计. 8,例6.1 两输入NAND门,CMOS组合逻辑门的设计. 9,例6.2 CMOS复合门的综合,合成逻辑门的步骤：1. 推导出下拉网络 利用串联NMOS器件实现AND功能，并联NMOS器件实现OR功能2. 利用对偶性推导出上拉网络 将下拉网络拆解成子电路的较小网络来简化上拉网络推导,SN1,SN2,SN3,SN4,CMOS组合逻辑门的设计. 10,互补CMOS门的静态特性,

5、代表很强的上拉；和的PUN较弱 和之间的差别主要来自于内部节点int的状态,DC电压传输特性与数据输入模式有关噪声容限与输入模式有关,CMOS组合逻辑门的设计. 11,互补CMOS门的传播延时,传播延时也取决于输入模式由低到高的翻转（PUN）2个P管都导通，延时为 0.69(Rp/2)CL只有1个P管导通，延时为 0.69RpCL由高到低的翻转（PDN）2个N管都导通，延时为 0.69(2Rn)CL增加串联的器件会使电路变慢，因而器件必须设计得较宽以避免性能下降对于NAND门，NMOS器件设计成2倍宽，PMOS器件不变,图6.8 两输入NAND门的等效RC模型,CMOS组合逻辑门的设计. 12

6、,例6.3 延时取决于输入模式,2输入NAND门NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25mCL = 10 fF,估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数据模式,CMOS组合逻辑门的设计. 13,确定NAND和NOR门中晶体管的尺寸，使它的延时近似等于基本反相器的器件尺寸。,22,1,1,1,1,22,由于PMOS器件的迁移率比NMOS器件低，利用NAND实现比用NOR实现更好。,确定互补CMOS门中晶体管的尺寸,NAND,NOR,F=A+B,F=A.B,基本反相器的器件尺寸：NMOS = 0.5m/0.25 mPMOS = 1.5m/0.25m

7、,CMOS组合逻辑门的设计. 14,假设所有的NMOS器件具有相同的尺寸， tpHL = 0.69 Reqn(C1+2C2+3C3+4CL),扇入的考虑,分布RC模型(Elmore延时),tpHL = 0.69 (R1C1+(R1+R2) C2 +(R1+R2+R3) C3+(R1+R2+R3+R4) CL)注意：M1的电阻出现在所有项中，这使该器件试图最小化延时的时候显得尤为重要,M1,M2,M3,M4,CMOS组合逻辑门的设计. 15,注意：应该避免扇入大于或等于4,扇入的平方函数,扇入的线性函数,tp与扇入的关系,互补CMOS的缺点晶体管数目为2N，明显增加了它的实现面积互补CMOS门的

8、传播延时随扇入数迅速增加一个门的无负载本征延时在最坏情况下是扇入数的二次函数,tpHL,tpLH,CMOS组合逻辑门的设计. 16,大扇入时的设计技术,调整晶体管尺寸: 加大晶体管的尺寸可以降低串联器件的电阻和减小时间常数。当心“自载效应”：当负载电容主要是门自身的本征电容时，不会减小传播延时。只有当负载以扇出为主时放大尺寸才起作用逐级加大晶体管尺寸降低了起主要作用的电阻，同时使得电容的增加保持在一定的范围内缺点：版图复杂,分布RC线器件尺寸: M1 M2 M3 MN(最靠近输出的晶体管尺寸最小),CMOS组合逻辑门的设计. 17,重新安排输入关键信号和关键路径的概念关键信号：在所有输入中最后

9、达到稳定值的一个输入信号；关键路径：决定一个结构最终速度的逻辑路径。把关键路径上的晶体管靠近门的输出端可以提高速度,CMOS组合逻辑门的设计. 18,重组逻辑结构可能降低对扇入的要求，从而减少门的延时,由于门的延时与扇入间的平方关系造成六输入NOR门速度极慢,CMOS组合逻辑门的设计. 19,组合电路中的性能优化,回顾：考虑性能反相器尺寸的确定对于一个驱动负载CL的反相器链，它的最优扇出为f(CL/Cin)1/NN是反相器链的级数，Cin是该链中第一个门的扇入电容反相器的基本延时公式：tp = tp0 ( 1+Cext / Cg ) = tp0 ( 1+f / )把前面的方法延伸来解决复杂逻辑

10、电路复合门的基本延时公式： tp = tp0 ( p+gf/ )f为等效扇出，又称为电气努力p为该复合门和简单反相器的本征延时的比g称为逻辑努力，表示一个门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少 为与工艺相关的比例系数,CMOS组合逻辑门的设计. 20,例6.5 复合门的逻辑努力gNAND=4/3，gNOR5/3,A,B,A,B,A,B,A,B,2,2,2,2,Cg=4Cunit,4,4,1,1,Cg=5Cunit,CMOS组合逻辑门的设计. 21,直线的斜率就是该门的逻辑努力它与纵轴的交点就是本征延时可以通过调整等效扇出(调整晶体管尺寸)或通过选择具有不同逻辑努力

11、的逻辑门来调整延时门努力: h = fg,归一化的延时,扇出 f,NAND2: g=4/3, p = 2,INV: g=1, p=1,延时与扇出的关系,CMOS组合逻辑门的设计. 22,一条通过组合逻辑块的路径的总延时：运用第五章对反相器采用的类似步骤来决定这条路径的最小延时这条路径的最小延时决定每一级应当具有相同的门努力f1g1 f2g2 fNgN,复合门的路径延时,CMOS组合逻辑门的设计. 23,对于逻辑链中的第i个门，可以得到其尺寸，,CMOS组合逻辑门的设计. 24,例6.6 确定组合逻辑延时最小时的尺寸等效扇出：F = CL/Cg1 = 5路径逻辑努力：G = 1 x 5/3 x

12、5/3 x 1 = 25/9路径分支努力：B = 1 (无分支)总路径努力：H = GFB = 125/9, 于是最优的每个门的努力h=4H = 1.93根据门的类型，扇出系数：f1=1.93, f2=1.93 x 3/5=1.16, f3 = 1.16, f4=1.93门的尺寸： a =f1g1/g2=1.16，b=f1f2g1/g3 = 1.34，c= f1f2f3g1/g4 = 2.60,CMOS组合逻辑门的设计. 25,思考题6.2 确定反相器电路的尺寸,CMOS组合逻辑门的设计. 26,CMOS逻辑门中的功耗,器件尺寸影响实际电容输入和输出上升下降时间决定了短路功耗器件阈值和温度影响

13、漏电功耗开关活动性静态部分（只与逻辑电路拓扑结构有关）逻辑功能信号统计特性动态部分（电路时序特性引起的）动态或虚假翻转降低开关活动性的设计技术逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少毛刺,CMOS组合逻辑门的设计. 27,静态翻转概率01 = Pout=0 Pout=1 = P0 (1-P0)假设输入是独立的并均匀分布，任意N个扇入的静态门计算两输入静态NOR门的01 =3/16,1、逻辑功能,思考题6.3 N个扇入的XOR门假设N个输入的XOR门的输入互不相关且均匀分布，推导出开关活动性因子的表达式01 =1/4,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 28,一个

14、逻辑门的开关活动性与输入信号统计特性密切相关令Pa和Pb 为输入A和B分别等于1的概率01 = P0 P1 = (1-(1-Pa)(1-Pb) (1-Pa)(1-Pb),2、信号统计特性,CL,A,B,B,A,Pa,Pb,0,1,0,1,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 29,思考题6.4 静态逻辑门的功耗对于基本逻辑门(AND,OR,XOR)推导出01的输出翻转概率。For C: P01 = P0 P1 = (1-PA) PA= 0.5 0.5 = 0.25For Z: P01 = P0 P1 = (1-PCPB) PCPB= (1 (0.5 0.5) (0.5 0.5)

15、= 3/16,CMOS组合逻辑门的设计. 30,由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估计更为复杂必须考虑信号间的相关性p(Z=1) = p(B=1) & p(C=1|B=1)=0,3、信号间的相关性,重新会聚的扇出,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 31,起因：门之间的非零传播延时概念：在一个时钟周期内一个节点在稳定到正确的逻辑电平之前可以出现多次翻转,4、动态或虚假翻转,ABC,X,Z,101,000,A,B,X,Z,C,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 32,Out1 Out2 Out3 Out4 Out5,1,图6.22 NAND

16、门逻辑链中的毛刺,毛刺构成了功耗的很大一部分,CMOS逻辑门中的功耗,CMOS组合逻辑门的设计. 33,降低开关活动性的设计技术,1、逻辑重组改变逻辑电路的拓扑结构可以降低它的功耗,结论：对于随机输入，链形实现比树形实现总体上具有较低的开关活动性（忽略毛刺）,A,B,C,D,F,A,B,C,D,O2,F,O1,O2,O1,0.5,0.5,3/16,0.5,0.5,0.5,0.5,0.5,0.5,7/64,15/256,3/16,3/16,15/256,AND: P01 = P0 P1 = (1 - PAPB) PAPB,CMOS组合逻辑门的设计. 34,2、输入排序,降低开关活动性的设计技术,

17、A,B,C,F,0.5,0.2,0.1,B,C,A,X,F,0.2,0.1,0.5,结论：推迟输入具有较高翻转率的信号 (即信号概率接近0.5的信号),(1-0.5 0.2) (0.5 0.2)=0.09,(1-0.2 0.1) (0.2 0.1)=0.0196,CMOS组合逻辑门的设计. 35,降低开关活动性的设计技术,3、分时复用资源,A.并行数据传送 B.串联数据传送图6.25 并行传送及分时复用的数据总线,C,t,A,C,t,B,C,01,01,t,AB,结论：避免对具有独特数据特性的数据流采用分时复用,CMOS组合逻辑门的设计. 36,降低开关活动性的设计技术,4、通过均衡信号路径来

18、减少毛刺电路中产生毛刺主要是由于在电路中路径长度失配引起的信号时序上的这一不失配一般都是由于相对于电路的原始输入信号路径的长度不同而引起的,A.对毛刺敏感的电路 B.消除毛刺的电路,结论：使信号路径长度匹配可以减少毛刺,CMOS组合逻辑门的设计. 37,6.2.2 有比逻辑,概念有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成,In1,In2,PDN,In3,F,VDD,负载,In1,In2,PDN,In3,F,VDD,PMOS负载,A.一般情况 B.伪NMOS,CMOS组合逻辑门的设计

19、. 38,由于输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺寸比，所以此电路称为有比电路计算伪NMOS dc传输特性Vin=VDD，通过驱动器和负载器件的电流相等NMOS器件处于线性工作区，PMOS负载处于饱和状态,概念,面积和负载 静态功耗,CMOS组合逻辑门的设计. 39,例6.7 伪NMOS反相器考虑一个简单的伪NMOS反相器，NMOS的尺寸为0.5m/0.25 m。我们研究缩小PMOS器件尺寸的效果，以说明其对各种参数的影响。一个较大的上拉器件不仅提高了性能，同时也由于增加了VOL而使静态功耗增加和噪声容限减小,CMOS组合逻辑门的设计. 40,思考题6.5 伪NMOS中N

20、OR门和NAND门的对比 若在NOR或NAND逻辑之间做出选择，在伪NMOS中你倾向于用哪一种来实现。,CMOS组合逻辑门的设计. 41,如何建立一个更好的负载器件,差分串联电压开关逻辑(DCVSL)差分逻辑：每一个输入输出都具有互补的形式正反馈机制：在不需要负载器件时将其关断,In1,In2,PDN1,Out,In1,In2,PDN2,Out,1,0, 0,on,off,off, on,on, off, on, off, 1,CMOS组合逻辑门的设计. 42,Out,Out,B,A,A,B,DCVSL的例子,B,B,CMOS组合逻辑门的设计. 43,例6.8 DCVSL瞬态响应下图是DCVS

21、L的一个AND/NAND门瞬态响应的例子,CMOS组合逻辑门的设计. 44,设计考虑：单端门与差分门,差分门 vs. 单端门优点：使所需要的门的数目减少一半避免了由于增加反相器引起的时差问题缺点：使需要布置的导线数量加倍动态功耗较高,CMOS组合逻辑门的设计. 45,6.2.3 传输管逻辑,传输管基本概念通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目传输管实现的AND门属于静态门： 在所有情况下，电源和地之间都存在一条低阻抗的通路 N个晶体管代替2N个(减少了器件的数目) 没有静态功耗 无比电路 双向 (vs. 单向),CMOS组合逻辑门的设计. 46,例6.9 传输管电路

22、的电压摆幅下图的瞬态响应表示一个NMOS正在充电一个电容,体效应 x处存在很大的VSB 当拉高的时候 (B 接GND，S充电接近VDD)器件受体效应的影响，情况更糟,CMOS组合逻辑门的设计. 47,传输管门不应当象左图这么串联右图的逻辑避免了静态功耗，减小了噪声容限,B = VDD,Out,M1,y,M2,y = VDD - VTn1 - VTn2,x,M1,B = VDD,Out,y,M2,y = VDD - VTn1,C = VDD,A = VDD,C = VDD,A = VDD,x = VDD - VTn1,G,S,G,S,串联NMOS的PT,CMOS组合逻辑门的设计. 48,例6.1

23、0 传输管AND门的VTC传输管逻辑的VTC也与数据有关纯传输管门是不能使信号再生的 在经过许多连续的级后可以看到信号逐渐减弱。(这可以通过间或插入一个CMOS反相器来弥补),CMOS组合逻辑门的设计. 49,差分传输管逻辑(CPL or DPL),A,B,PT Network,Inverse PT Network,F,F,A,B,B,AND/NAND,A,B,B,OR/NOR,A,B,XOR/XNOR,A,A,B,基本原理：接受真输入及其互补输入并产生真输出及其互补输出(B) 传输电路举例图6.37 差分传输管逻辑,CMOS组合逻辑门的设计. 50,CPL的特点,由于电路是差分方式，所以总是

24、存在互补的数据输入和输出差分方式的优点就是某些复杂的门(如XOR和加法器)可以有效地用少量的晶体管来实现由于每个信号的两种极性都存在，不需要额外的反相器静态门类型，因为定义为输出的节点总是通过一个低阻路径连到VDD和GND 设计具有模块化的特点。所有的门都采用完全相同的拓扑结构，只是输入的排列不同而已由于CPL可以构成一个简单的XOR以及它能很容易地实现多路开关，因此它对于实现如加法器和乘法器这样的结构很有吸引力。设计者不要忽略互补信号所需的隐含的布线开销,CMOS组合逻辑门的设计. 51,例6.11 CPL中的四输入NAND,CMOS组合逻辑门的设计. 52,稳定有效的传输管设计,方法1：电

25、平恢复节点x可上拉到VDD (由于电平恢复) ，这就消除了反相器中的任何静态功耗在电平恢复器和传输管中没有静态电流路径存在，因为恢复器只有在A为高电平时才有效为使这个电路正确工作，必须仔细确定晶体管的尺寸 (有比),Level Restorer,CMOS组合逻辑门的设计. 53,例6.12 确定电平恢复器的尺寸电平恢复器对器件切换速度和功耗的影响：增加tr ，就增加了内部节点x上的电容，从而减慢了这个门的速度； (但是减少tf),节点x不能降低到反相器的开关阈值以下，因此不能使输出切换,CMOS组合逻辑门的设计. 54,稳定有效的传输管设计,方法2：多种阈值晶体管,工艺上解决：使用零阈值器件的

26、NMOS传输管可以消除大部分阈值损失 (体效应仍然会阻止全摆幅达到VDD)对功耗有负面影响，这是由于即使VGS低于VT ，也仍然会有亚阈值电流流过传输管,Out,In2 = 0V,In1 = 2.5V,A = 2.5V,B = 0V,low VT transistors,sneak path,on,off but leaking,CMOS组合逻辑门的设计. 55,稳定有效的传输管设计,方法3：传输门逻辑,最广泛使用的方法由栅信号C控制的全摆幅双向开关。当C=1时，A=B虽然传输门需要2个晶体管和较多的控制信号，但它能得到从电源轨线至轨线电压的摆幅,A,B,C,A,B,C,B,C = VDD,A

27、 = VDD,B,C = VDD,A = GND,CMOS组合逻辑门的设计. 56,稳定有效的传输管设计,举例：传输门多路开关,S,S,A,B,F,VDD,M2,M1,GND,VDD,A,B,S,S,CMOS组合逻辑门的设计. 57,稳定有效的传输管设计,举例：传输门XOR,A,A,B,M2,M1,B,M3/M4,CMOS组合逻辑门的设计. 58,传输管和传输门逻辑的性能,图6.48 在由低至高翻转时模拟得到的传输门等效电阻,思考题6.7 放电期间的等效电阻模拟一个传输门在由高至低翻转时的等效电阻,CMOS组合逻辑门的设计. 59,N个传输门串联网络的延时：这意味着传播延时正比于n2，因此随着

28、链中开关数目的增加而迅速增加,CMOS组合逻辑门的设计. 60,例6.13 传输门链的延时,很明显使用长传输管链会使延时大大增加解决长延时问题最常用的办法是每隔m个传输门开关切断串联链并插入一个缓冲器所得到的延时与开关数目n成线性关系最优数目显然每段开关的数目随tbuf值的增加而增加典型值等于3或4,CMOS组合逻辑门的设计. 61,6.3 动态CMOS设计,动态逻辑，既能减少晶体管的数目，又能避免静态功耗通过增加一个时钟输入，它可以相继完成预充电和条件求值两个阶段6.3.1 动态逻辑：基本原理2个主要阶段：预充电 (CLK = 0)；求值 (CLK = 1),CMOS组合逻辑门的设计. 62

29、,输出的情况一旦动态门的输出放电就不可能再充电，直到进行下一次预充电门的输入在求值期间最多只能有一次变化在求值期间如果下拉网络关断，则输出有可能处于高阻抗状态，状态保存在CL动态逻辑门的重要特性：逻辑功能由NMOS下拉网络实现晶体管的数目明显少于静态情况：为N+2而不是2N无比的逻辑门只有动态功耗具有较快的开关速度设计考虑用对偶的方法来实现另一形态的动态逻辑p型动态门的缺点是比n型动态门慢,CMOS组合逻辑门的设计. 63,6.3.2 动态逻辑的速度和功耗,预充电周期的时间可以通过改变PMOS预充电管的尺寸来调整。然而应当避免PMOS太大，因为它会降低门的速度并增加时钟线上的电容负载,例6.1

30、5 一个四输入的动态NAND门,CMOS组合逻辑门的设计. 64,静态门的参数与时间有关,输出电压下降的数量与输入电压以及允许的求值时间密切相关如果求值时间很短，那么噪声电压必须很大才会破坏信号，换言之，开关阈值确实与时间相关,CMOS组合逻辑门的设计. 65,正面考虑实际电容较小每个时钟周期最多只能翻转一次不存在短路功耗负面考虑时钟功耗很大晶体管数目大于实现该逻辑所要求的最小一组晶体管当增加抗漏电器件时，可能有短路功耗由于周期性的预充电和放电操作，表现出较高的开关活动性对于均匀分布的输入，N个输入门的翻转概率为 01=N0/2N,动态门的功耗,CMOS组合逻辑门的设计. 66,例6.16 动

31、态逻辑的活动性估计,A. 静态NOR门 B. n型动态NOR门 C. 真值表,CMOS组合逻辑门的设计. 67,思考题6.8 活动性计算计算四输入动态NAND门的活动性因子，假设各输入是独立的并且PA=1 = 0.2；PB=1 = 0.3； PC=1 = 0.5和PD=1 = 0.4,6.3.3 动态设计中的信号完整性问题,电荷泄漏电荷分享电容耦合时钟馈通,CMOS组合逻辑门的设计. 68,电荷泄漏,CLK,CLK,Out,A=0,Mp,Me,Leakage sources,CLK,VOut,Precharge,Evaluate,1,2,3,4,动态电路要求一个最低的时钟频率，一般在几千赫兹左

32、右,A. 漏电来源 B. 对波形的影响,CMOS组合逻辑门的设计. 69,例6.17 动态电路中的漏电考虑所有器件都为0.5m/0.25 m的简单反相器,分析：由于PMOS上拉提供的漏电流，输出稳定在由下拉和上拉器件组成的电阻分压器决定的一个中间电压上,CMOS组合逻辑门的设计. 70,电荷泄漏的解决方案增加一个泄漏晶体管(伪NMOS型的上拉器件)，来补偿由于下拉漏电路径造成的电荷损失泄漏管通常以反馈形式实现，以同时消除静态功耗,CMOS组合逻辑门的设计. 71,电荷分享,原本存储在电容CL上的电荷就在CL和Ca之间重新分配，这就造成输出电压下降。Vout过低会引起静态功耗，以及电路工作可能出

33、错当Vout =VDD(Ca/(Ca+CL)的值足够大，使得Vout低于它所驱动的门的开关阈值，电路工作就会出错,CLK,CLK,B=0,A,Out,Mp,Me,CMOS组合逻辑门的设计. 72,例6.18 电荷分享在什么条件下会造成节点y上电压降的最坏情况? (假设在预充电工作期间所有位于低电平，所有所隔离的内部节点开始时为0V),CMOS组合逻辑门的设计. 73,电荷再分布的解决方案使用时钟驱动的晶体管对关键的内部节点预充电(以增加面积和电容为代价),CMOS组合逻辑门的设计. 74,电容耦合,对串扰的影响非常敏感，因为输出节点的较高阻抗和电容耦合Out2的变化又会通过晶体管M4的栅-源和

34、栅-漏电容耦合到Out1,CLK,CLK,B=0,A=0,Out1,Mp,Me,Out2,In,动态NAND,静态NAND,=1,=0,M1,M2,M6,M4,M5,VDD,VDD,CMOS组合逻辑门的设计. 75,回栅耦合的影响电容耦合引起Out1显著降低，所以Out2不能全程下降至0V,Voltage,Time, ns,CLK,In,Out1,Out2,CMOS组合逻辑门的设计. 76,时钟馈通,它是由在预充电器件的时钟输入和动态输出节点之间的电容耦合引起的效应Out和CLK输入之间的耦合电容由预充电器件的栅-漏电容组成快速上升和下降的时钟边沿会耦合到信号节点Out上,CLK,CLK,B,

35、A,Out,Mp,Me,VDD,CMOS组合逻辑门的设计. 77,6.3.4 串联动态门,CLK,CLK,Out1,In,Mp,Me,Mp,Me,CLK,CLK,Out2,V,t,直接串联动态门形成多级逻辑结构的方法并不可行电荷损失导致噪声容限降低并可能引起功能出错解决方案：只要在求值期间输入只能进行单个的01翻转就能保证正确工作,VDD,VDD,CMOS组合逻辑门的设计. 78,基本概念一个n型动态逻辑块后面接一个静态反相器构成,多米诺逻辑,In1,In2,PDN,In3,Me,Mp,CLK,CLK,Out1,In4,PDN,In5,Me,Mp,CLK,CLK,Out2,Mkp,1 11 0

36、,0 00 1,VDD,VDD,CMOS组合逻辑门的设计. 79,多米诺逻辑的名字来历有如一条崩塌的多米诺骨牌线!多米诺CMOS的特点只能实现非反相逻辑可以达到非常高的速度：只存在上升沿的延时，而tpHL等于0,图6.65 取消求值晶体管时预充电的传播效应。该电路也存在静态功耗较好的做法是总是采用求值器件,CMOS组合逻辑门的设计. 80,解决多米诺逻辑非反相的问题,采用差分逻辑差分(双轨)多米诺逻辑门在原理上类似于DCVSL结构，但它采用一个预充电负载而不是一个静态交叉耦合的PMOS负载,A,B,Me,Mp,Clk,Clk,Mf1,Clk,Out = AB,Mf2,Mp,1 0,1 0,on

37、,off,VDD,VDD,说明：晶体管Mf1和Mf2的作用是在时钟较长时间处于高电平时仍保持该电路为静态(泄漏器)；该电路不是有比电路,CMOS组合逻辑门的设计. 81,多米诺逻辑门的优化,为了在求值期间加速电路，采用一个较小的NMOS器件和一个较大的PMOS器件来实现静态反相器一种减少面积的优化方法是多输出多米诺逻辑某些输出是其他输出的子集,CMOS组合逻辑门的设计. 82,组合多米诺较大的上下堆叠的动态结构由扇出较小的并行结构及复合CMOS门所代替一个重要的考虑是与回栅耦合相关的问题,CMOS组合逻辑门的设计. 83,np-CMOS,1 11 0,0 00 1,它使用两种类型(n型树和p型树)的动态逻辑，因而避免了在关键路径中由多米诺逻辑引入的额外静态反相器利用了n型树和p型树逻辑门之间的对偶性来消除串级问题缺点：P型树模块比n型树模块慢；门之间也存在与动态节点的连线,CMOS组合逻辑门的设计. 84,6.4 设计综述,6.4.1 如何选择逻辑类型是否易于设计，稳定性(抗噪声能力)，面积，速度或功耗当前的趋势是互补静态CMOS的运用增多。这一倾向是由于在逻辑设计层次上越来越多地运用了设计自动化工具，而且这些工具非常重视提高稳定性，更适合于按比例降低电压,4-input NAND,* 双轨,END,