电工学组合逻辑电路课件.ppt

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1、第 12 章 组合逻辑电路,1,12.1 集成基本门电路,12.2 集成复合门电路,12.3 组合逻辑电路的分析,12.4 组合逻辑电路的设计,12.5 编码器,12.6 译码器,* 12.7 通用阵列逻辑,下一章,上一章,返回主页,第 12 章 组合逻辑电路112.1 集成基本门电,2,一、或门电路,12.1 集成基本门电路,0111,0 00 11 01 1,A B F,真值表,FAB A0 = AA1 = 1 AA = A,AA = 1,或运算（逻辑加）,或逻辑和或门,2一、或门电路 12.1 集成基本门电路 UABF,3,信号输入端,信号控制端,当 B = 0 时，F = A 门打开,

2、当 B = 1 时，F = 1 门关闭,或门还可以起控制门的作用,3信号输入端信号控制端当 B = 0 时，F = A,4,信号输入端,信号控制端,当 B = 0 时，F = A 门打开,当 B = 1 时，F = 1 门关闭,或门还可以起控制门的作用,4信号输入端信号控制端当 B = 0 时，F = A,5,例12.1.1 下图所示为一保险柜的防盗报警电路。 保险柜的两层门上各装有一个开关S1和S2。门关上时， 开关闭合。当任一层门打开时，报警灯亮，试说明该 电路的工作原理。,分析：开关 S1 和 S2 任一个打开时，报警灯亮。,5 例12.1.1 下图所示为一保险柜的防,6,二、 与门电路

3、,FABA 0 = 0 A 1 = A A A = A,0001,0 00 11 01 1,A B F,真值表,A A = 0,与运算（逻辑乘）,与逻辑和与门,6二、 与门电路FAB00 0AUFA B,7,当 B = 1 时，F = A 门打开,当 B = 0 时，F = 0 门关闭,信号输入端,与门也可以起控制门的作用,信号控制端,7当 B = 1 时，F = A 门打开当 B,8,三、 非门电路,01,10,F = A,非运算 （逻辑非）,0 = 1,1 = 0,A = A,非逻辑和非门,8三、 非门电路AUFR1AF01F = A 非运算A,9,12.2 集成复合门电路,TTL 电路,

4、CMOS 电路,CT1000 通用系列,CC0000 CC4000,CT2000 高速系列,CT4000 低功耗系列,CT3000,912.2 集成复合门电路TTL 电路CMOS 电路CT,10,一、 或非门电路,1000,0 00 11 01 1,A B F,真值表,F,= AB,或非门,10一、 或非门电路F1 A10 0A B,11,CMOS 或非门原理电路,A = 0，B = 0，F = 1,PMOS1 和 PMOS2 导通,NMOS1 和 NMOS2 截止,A = 0，B = 1，F = 0,PMOS1 和 NMOS2 导通,NMOS1 和 PMOS2 截止,A = 1，B = 0，

5、F = 0,NMOS1 和 PMOS2 导通,PMOS1 和 NMOS2 截止,A = 1，B = 1，F = 0,PMOS1 和 PMOS2 导通,NMOS1 和 NMOS2 截止,CMOS 或非门,11 CMOS 或非门原理电路 A = 0，B = 0，F,12,二、 与非门电路,1110,0 00 11 01 1,A B F,真值表,F,= A B,与非门,12二、 与非门电路F&A10 0A B,13,TTL 与非门原理电路,A = 0，B = 0， A = 0，B = 1， A = 1，B = 0，,F = 1,T1 处于饱和状态,T3 导通,T2 和 T4 处于截止状态,A = 1

6、，B = 1，,T1 和 T3 处于截止状态,T2 和 T4 处于饱和导通,F = 0,TTL 与非门,13 TTL 与非门原理电路 A = 0，B = 0， F,14,三、 三态与非门,逻辑符号,逻辑功能:,E = 0 F = Z,E = 1 F = A B,E = 1 F = Z,E = 0 F = A B,14三、 三态与非门逻辑符号逻辑功能:F&AENE = 0,15,例12.2.1 试利用与非门来组成非门、与门和或门。,(b) 与门,(c) 或门,(a) 非门,F = A A = A,F = A B =A B,F = A B =A + B,解：,15例12.2.1 试利用与非门来组成

7、非门、与门和或门。,16,12.3 组合逻辑电路的分析,一、组合逻辑电路,由输入变量 (即 A 和 B ) 开始，逐级推导出各个门电路的输出，最好将结果标明在图上。,二、 分析步骤,(2) 利用逻辑代数对输出结果进行变换或化简。,三、逻辑代数简介,由门电路组成的逻辑电路叫组合逻辑电路。,逻辑变量只取 0、1 两个值。,1612.3 组合逻辑电路的分析一、组合逻辑电路由输入,17,自等律,A+ 0 = AA 1 = A,0-1律,A+ 1=1A 0= 0,重叠律,A+ A = AA A = A,互补律,复原律,A = A,表12.3.1 逻辑代数的基本公式（1）,17公式名称 公式内容自等律A+

8、 0 = A0-1律A+ 1,18,交换律,结合律,分配律,吸收律,反演律 (摩根定律),A+B = B+AA B = B A,A+(B+C) = B+(C+A) = C+(A+B) A (B C) = B (C A)=C (A B),A+(B C) = (A+B) (A+C)A (B + C) = (A B) + (A C),A+(A B) = AA (A + B) = A,A B = A + B,A + B = A B,表12.3.1 逻辑代数的基本公式（2）,18 公式名称 公式内容,19,B AB,0 00 11 01 1,A AB,AB,异或门,F = A AB B AB,= A B

9、A B,= A ( AB )B ( AB ),= A ABB AB,=,例12.1 分析图示逻辑电路的功能。,0110,A B F,真值表,A AB B AB,解：,19B AB0 0A ABAB异或门 F =,20,F = A B + A B,= A B + A B,= A B,异或门,同或门,=,20F = A B + A B= A B + A B = A,21,或门,与门,非门,或非门,与非门,表12.3.3 常用门电路的逻辑符号和逻辑表达式,F = AB,F = AB,F = A,F = A B,F = AB,21 名称 逻辑符号 逻辑表达式或门与门非门或,22,例12.3.1 分析图

10、示密码锁电路的密码。,ABCDE,F1 = 1 A B C D E,= 1 开锁信号。,1 0101,= 1 报警信号。,11111,密码为：1 0 1 0 1。,ABCDE,F2 = 1 A B C D E,解：,22例12.3.1 分析图示密码锁电路的密码。 S,23,12.4 组合逻辑电路的设计,一、半加器,(1) 根据逻辑功能列出真值表,0 01 01 00 1,0 0 0 1 1 01 1,两个一位二进制数,本位和,进位位,2312.4 组合逻辑电路的设计一、半加器(1) 根据,24,(3) 根据逻辑表达式画出逻辑电路,半加器,(2) 根据真值表写出逻辑表达式 本位和 进位位 C =

11、 A B,F = A B +A B,= AB,24(3) 根据逻辑表达式画出逻辑电路&C ABF =1AF,25,二、 全加器,(1) 根据逻辑功能列出真值表,Ai Bi Ci-1 Fi Ci,0 00 11 01 1,0 1010101,两个 n 位二进制数中的一位,本位和,进位位,0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1,Fi = Ai BiCi1,AiBiCi1,AiBiCi1,AiBiCi1,Ci = AiBiCi1,AiBiCi1,AiBiCi1,AiBiCi1,(2) 根据真值表写出逻辑表达式,25二、 全加器(1) 根据逻辑功能列出真值表Ai,26,(3)

12、化简或变换逻辑式,= (AiBiAiBi ) Ci1,= (Ai Bi ) Ci1,= （Ai Bi） Ci1,= ( Ai Bi ) Ci1 + AiBi,= Ai Bi Ci1,( AiBiAiBi ) Ci1,( Ai Bi ) Ci1,= ( Ai Bi AiBi ) Ci1,AiBi ( Ci1Ci1 ),26(3) 化简或变换逻辑式 = (AiBiAiBi,27,(4) 根据逻辑表达式画出逻辑电路,Fi = Ai Bi Ci1Ci = （Ai Bi）Ci1 + AiBi,全加器,全加器,27(4) 根据逻辑表达式画出逻辑电路AiBiAiBi,28,4 位全加器逻辑图：,4 位全加器

13、逻辑图,28 4 位全加器逻辑图： CI COCI,29,12.5 编码器,控制信息,编码器,二进制代码,编码器的分类,可实现编码功能的组合逻辑电路。,普通编码器,优先编码器,二进制编码器,二-十进制编码器,2912.5 编码器控制信息编码器二进制代码编码器的分,30,一、普通编码器,每次只允许输入一个控制信息的编码器。,1. 二进制编码器,将输入信号编成二进制代码的电路。,30一、普通编码器 每次只允许输入一个控制信息的编码器。,31,当 n = 2 时，即为 4 线2 线编码器：,四个需要编码的信号,两位二进制代码,0 00 11 01 1,A0,A3,A1,A2,4 线-2 线编码器,3

14、1当 n = 2 时，即为 4 线2 线编码器： 四个,32,2. 二十进制编码器（BCD 码） 十进制数 0 9：0000 1001 （8421 BCD 码）例如十进制数 357 用二进制数表示为： 0011 0101 0111,键控二十进制编码器:,输入端：十个按键 A0 A9,输出端：F1 F4,3,5,7,32 2. 二十进制编码器（BCD 码）键控二十进制编码,33,表12.5.2 编码器真值表,0 1 1 1 1 1 1 1 1 1,0 0 0 0,1 0 1 1 1 1 1 1 1 1,0 0 0 1,1 1 0 1 1 1 1 1 1 1,0 0 1 0,1 1 1 0 1 1

15、 1 1 1 1,0 0 1 1,1 1 1 1 0 1 1 1 1 1,0 1 0 0,1 1 1 1 1 0 1 1 1 1,0 1 0 1,1 1 1 1 1 1 0 1 1 1,0 1 1 0,1 1 1 1 1 1 1 0 1 1,0 1 1 1,1 1 1 1 1 1 1 1 0 1,1 0 0 0,1 1 1 1 1 1 1 1 1 0,1 0 0 1,编码器表达式,F1 = A1 A3 A5 A7 A9,F2 = A2 A3 A6 A7,F3 = A4 A5 A 6 A7,F4 = A8 A9,33表12.5.2 编码器真值表 A0 A1 A2,34,编码器电路,34 编码器电

16、路 A0& 1&1k,35,当有键按下时， S = 1 灯亮,当所有键未按下时，S = 0 灯不亮,区分：,当所有键都未按下时，输出 0000,当 A0 键按下时，输出 0000,S = A0 F1+F2+F3+F4 = A0 + F1+F2+F3+F4,35当有键按下时， S = 1 灯亮当所有键未按下时，S,36,表12.5.2 优先权编码器真值表,如果同时有多 个信号输入， 输出的是数码 大的输入信号 对应的代码。,二、优先权编码器,1 1 1 1 1 1 1 1 1,1 1 1 1,0 1 1 1 1 1 1 1 1,1 1 1 0, 0 1 1 1 1 1 1 1,1 1 0 1,

17、0 1 1 1 1 1 1,1 1 0 0, 0 1 1 1 1 1,1 0 1 1, 0 1 1 1 1,1 0 1 0, 0 1 1 1,1 0 0 1, 0 1 1,1 0 0 0, 0 1,0 1 1 1, 0,0 1 1 0,36表12.5.2 优先权编码器真值表 如果同时有多 二,37,12.6 译码器,将具有特定含义的二进制代码变换成一定,n 位二进制代码输入,2n 种状态,2n 种输出,译码器,二进制数代码,按其编码时的原意翻译成 对应的信号输出,一、 二进制译码器,的输出信号，以表示二进制代码的原意，这一,实现译码功能的组合电路为译码器。,过程称为译码。,3712.6 译码器

18、 将具有特定含义的二,38,n = 2 时即为 2 线4 线译码器：,F1 E A21,A2,A1,F1 F2F3F4,E,1,1,1,F3 E A21,F2 E A21,F4 E A21, 0 0 0 1 1 0 1 1,低电平译码,功 能 表,1 1 1 10 1 1 11 0 1 11 1 0 11 1 1 0,=E+A1+A2,=E+A1+A2,译码器电路,=E+A1+A2,=E+A1+A2,38n = 2 时即为 2 线4 线译码器： F1,39,二、 显示译码器,1. 数码显示器,共阳极,共阴极,LED 显示器的两种接法,39二、 显示译码器1. 数码显示器 共共a,40,二、 显

19、示译码器,输 入 输 出,A4 A3 A2 A1 a b c d e f g,显 示,0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1,表12.6.2 显示译码器功能表,1 1 1 1 1 1 0 0 1 1 0 0 0 01 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1,01 23456789,40二、 显示译码

20、器输 入 输,41,显示译码器的连接图,显示译码器,41 显示译码器的连接图 +UCCaA4 BCDLED显,42,* 12.7 通用阵列逻辑,PLD,与门阵列,或门阵列, 或门 实现或运算, 与门 实现与运算,与门和或门通常改用示意符号表示。,或门的示意画法,42* 12.7 通用阵列逻辑PLD与门阵列或门阵列,43,与门阵列和或门阵列,43 与门阵列和或门阵列 1111,44,PLD 不但可以实现组合逻辑电路的功能， 而且可以实现时序逻辑电路的功能。,输出 F1和F2 就是上述 Fi 和 Ci 的表达式。,加法器的逻辑表达式:,电路的功能：加法器。,44 PLD 不但可以实现组合逻辑电路的功能,45,PLD 分类,现场可编程逻辑阵列 FPLA,可编程阵列逻辑 PAL,通用阵列逻辑 GAL,可擦除的可编程逻辑阵列 EPLA,现场可编程门阵列 FPGA,在系统可编程逻辑器件 ISP-PLD,45PLD 分类 现场可编程逻辑阵列 FPLA可编程阵列逻辑,第 12 章 结 束,下一章,上一章,返回主页,2022/11/12,46,第 12 章 结 束 下一章 上一章 返,