数字电路第五章锁存器 触发器ppt课件.ppt

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1、,第5章 锁存器和触发器,教学基本要求,1、掌握 各类触发器的功能和电路简化表示。,2、掌握各类触发器的特性方程。,3、 熟悉各类触发器的电路结构并能分析其工作原理。,第5章 锁存器和触发器,第5章 锁存器和触发器,5.1 双稳态存储单元电路,5.1.1 双稳态的概念,1、双稳态的物理模型,2、稳态和介稳态,5.1.2 双稳态存储单元电路,1、电路结构,2、逻辑状态分析,2、逻辑状态分析,形成了第一种稳态,形成了第二种稳态,3、模拟特性分析,vo1,vo2,有3个交点(平衡点):M(稳态)、N(稳态)、P(介稳态),两种稳态之一一旦出现，都可长期保持，固称为双稳态电路。,G1传输特性,G2传输

2、特性,5.2 锁存器,锁存器:是一种对脉冲电平敏感的存储单元电路,（2）逻辑符号,触发器:是一种对脉冲边沿敏感的存储电路,5.2.1 SR锁存器,1、基本SR锁存器,（1）电路,（3）由图得逻辑表达式,（3）逻辑表达式,（4）功能表（表5.2.1）,可见：正常工作时，输入信号要满足SR=0的约束条件，即S=R=1是不允许的。,基本的SR锁存器具有保持、置0、置1功能。, 电路结构,（5a）用与非门组成的基本SR锁存器, 逻辑符号,功能表,可见：输入SR为00时，锁存器处于不确定态；约束条件为：,或 SR=1,逻辑表达式, 电路结构,（5b）用与非门组成的基本SR锁存器, 逻辑符号,功能表,可见

3、：输入 为0,0时，锁存器处于不确定态；约束条件为：,例5.2.2 运用基本RS锁存器，消除机械开关触点抖动引起的脉冲输出。,（a）开关在t0时断开，t1时接通； （b）实际输出波形,例5.2.2 运用基本RS锁存器，消除机械开关触点抖动引起的脉冲输出。,（a）电路,（b）波形图,S离开B时,S打到A时,2 、逻辑门控SR锁存器,（1）电路结构及逻辑符号,E为控制信号，一般为时钟脉冲。,（b）逻辑符号,（a）电路结构,（2）电路的工作原理,当E=0时，锁存器状态不受SR影响； E=1时，锁存器状态由SR决定。,逻辑符号中1R、1S受C1控制，约束条件仍为：SR=0。,该电路很少直接应用，但是重

4、要的基本单元电路,5.2.2 D锁存器,（1）电路结构(图5.2.10）,（2）逻辑符号,（3）功能表,1、逻辑门控D锁存器,2、传输门控D锁存器,（1）逻辑电路(图5.2.11）,（2）工作原理,当E=1时，TG1导通，TG2断开，Q=D；,当E=0时，TG1断开，TG2导通，D被封锁，Q保持，为双稳。,当E=1时，Q=D；,当E=0时，Q保持。,解：由前分析知道：,3、D锁存器的动态特性,（1）定时图,建立时间tSU:表示D信号对E下降沿的最少时间提前量。,（）说明,保持时间tH:表示D信号在E电平下降后需要保持的最少时间。,脉冲宽度tW:表示保证D信号正确传送对E信号最小宽度的要求。,4

5、、典型集成电路,中规模集成CMOS八D锁存器(74HC/HCT373),传输门控D锁存器,表5.2.4 74HC/HCT373的功能表,注： DN和QN的下标表示第位锁存器。 L和H表示门控电平LE由高变低之前瞬间DN的电平。,5.3 触发器,D锁存器在E=1期间更新状态，此期间输出随输入变化。,E,CP,有上升沿触发,下降沿触发,CP,在时钟脉冲边沿作用下的状态刷新称为触发；具有这种特性的存储单元电路称为触发器.,触发器主要有三种：,主从触发器,维持阻塞触发器,传输延迟触发器,5.3.1 主从触发器,主从触发器由两级锁存器构成，其中一级接收输入信号，其状态直接由输入信号决定，称为主锁存器,还

6、有一级的输入与主锁存器的输出连接，其状态由主锁存器的状态决定，称为 从锁存器。,1、电路组成,主锁存器,从锁存器,2、工作原理,当CP=0时，TG1导通，TG2断开，信号进入主锁存器，Q=D； 同时TG3断开，TG4导通，从锁存器维持，Q不变。,当CP从0跳到1时，TG1断开，断开了D与主锁存器的联系；同时TG2导通，主锁存器保持。这时TG3导通，TG4断开，将Q传到Q端,使Q =D 。,2、工作原理,当CP=0时，TG1导通，TG2断开，信号进入主锁存器，Q=D； 同时TG3断开，TG4导通，从锁存器维持，Q不变。,当CP从0跳到1时，TG1断开，断开了D与主锁存器的联系；同时TG2导通，主

7、锁存器保持。这时TG3导通，TG4断开，将Q传到Q端,使Q =D 。,3、D触发器的特性方程,（CP上升沿有效）,可见，从锁存器在工作中总是跟随主锁存器的状态变化，因之称为“主从”触发器。而功能上属于脉冲边沿作用引起状态刷新，固称为D触发器。,如以Qn+1表示CP信号上升沿到达后触发器的状态，则有：,称为D触发器的特性方程。,4、典型集成电路,（3）逻 辑符号,（2）原理（74HC/HCT74),（1）内部电路（74HC/HCT74),（4）74HC/HCT74的功能表,表5.3.1 74HC/HCT74的功能表,约束：,5.3.2 维持阻塞触发器,1、电路组成,置1维持线,置0阻塞线,置1阻

8、塞、置0维持线,2、工作原理,(2)CP由0到1后瞬间，G2G3打开，Q2Q3 由G1G4输出状态决定，Qn+1=D。,(3)CP=1期间，触发器状态不受D的影响。,当Q=1时Q2=0，将G1封锁，维持Q2=0，从而维持Q=1，称置1维持线；,将G3封锁，Q3=1也不会变，从而阻塞了D输入的置0信号，称置0阻塞线。,当Q=0时Q3=0，将G4封锁，既而阻塞了D=1信号，Q4=1与CP=1、Q2=1维持Q3=0称置1阻塞、置0维持线。,（1）CP=0时，触发器的状态不变。可接收信 号D。,（2）当CP由0变1时触发器翻转。Qn+1=D。,（3）触发器翻转后，在CP=1时输入信号被封锁。触发器的状

9、态不变。,该触发器是在CP正跳沿前接受输入信号，正跳沿时触发器翻转，正跳沿后输入即被封锁，三步都是在正跳沿前后完成.,工作原理归纳,3、典型集成电路,74LS74、74F74（TTL集成）,右图为74F74电路，是在图5.3.5的基础上增加直接置1端和直接置0端构成。,直接置1端,直接置0端,5.3.3 利用传输延迟的触发器,1、逻辑电路,2、逻辑符号,JK触发器,3、工作原理,触发器状态不变，处于稳态。,G13、 G23打开 ，Q状态不变。,设触发器的前状态为Qn，由图可得,触发器状态不变,同时：,仍作用于G13 、G23 的输入端。,触发后的输出状态为:,整理得：,这就是JK触发器的特性方

10、程,:时钟脉冲CP取非,说明是下降沿触发(),由于这种触发器的状态转换发生在时钟脉冲由1变0瞬间，为区别下降沿到来前后触发器的状态，以Qn表示触发器现在的状态，以Qn+1表示触发器下一个状态，则由等效图得,4、典型集成电路,74F系列TTL电路JK触发器，见 P.222图,与原理电路相比，改变了门电路的位置 ，增加了置位(置1)端和复位（置0）端74F112,74F112芯片含有两个JK触发器,4、典型集成电路,逻辑符号：,74F112的国标逻辑符号（引脚见右图5.3.10),图5.3.10 74F112的国标逻辑符号,表5.3.2 74F112功能表,5.3.4 触发器的动态特性,动态特性:

11、反映触发器对输入信号和时钟信号之间的时间要求,以及输出对时钟响应的延迟时间。,(1)建立时间tSU,(2)保持时间t,(3)传输延迟时间tPLH和tPHL,(4)触发脉冲宽度tW,(5)最高触发频率fcmax,fcmax =1/ Tcmin,5.4 触发器的逻辑功能,一、几种触发器,通常分为：D触发器、JK触发器、 T触发器、 SR触发器等几种。,以时钟脉冲的触发沿到来为界，触发沿到来前触发器的状态称为现态Qn，而触发沿触发后的状态称为次态Qn+1 。,(1),(2),(4),(3),逻辑功能：是触发器的次态与现态、输入信号的逻辑关系。可用特性表、特性方程或状态图来描述。,二、D触发器,2、特

12、性方程：逻辑功能的逻辑表达式描述。,1、特性表：逻辑功能的真值表描述。,Qn+1 = D,3、D触发器状态图：逻辑功能的状态图表示。,三、JK触发器,2、JK触发器特性方程,1、特性表,3、D触发器状态图,例5.4.1 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形如图5.4.4中虚线上部所示，试画出输出端Q的波形，设触发器的初始状态为0。,解：根据特性表、逻辑表达式或状态图都可画出Q端的波形，如图5.4.4虚线下部所示。,四、T触发器,2、T触发器特性方程,1、特性表,3、T触发器状态图,T=1时为计数态，T=0为保持态。,4、T触发器,(2)T触发器特性方程,(1)特性表,(3)T触发

13、器状态图,(4)T触发器逻辑符号,五、SR触发器,2、SR触发器特性方程,1、特性表,3、SR触发器状态图,可见：用JK触发器可实现SR触发器的功能。,六、D触发器功能的转换,1、D触发器构成JK触发器,电路:,2、D触发器构成T触发器,电路:,3、D触发器构成T触发器,(1)用异或门实现,(2)用同或门实现,（1）锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息，所以又称为存储单元或记忆单元。,（2）锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。,（3）基本SR锁存器由输入信号电平直接控制其状态，传输门控或逻辑门控锁

14、存器在使能电平作用期间由输入信号决定其状态，状态随输入信号变化而变化。,（4）触发器是对时钟脉冲边沿敏感的电路，根据不同的电路结构，它们在时钟脉冲上升沿或下降沿作用下改变状态。,（5）触发器按逻辑功能分类有D触发器、JK触发器、T(T)触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。 每一种逻辑功能的触发器都可以通过增加门电路和适当的外部连线转换为其他功能的触发器。,小结,作 业,P238 ： 5.2.5; 5.3.1; 5.4.1; 5.4.3; 5.4.6;,第五章习题课,5.2.3 由与或非门组成的SR锁存器如图题5.2.3所示，试分析其工作原理并列出功能表。,解：图题

15、5.2.3中的锁存器，当E=0时，无论输入端S、R逻辑值如何变化，其输出都维持原来状态不变；,当E=1时，其输出跟随S、R逻辑值的变化而变化。它的功能表如图5.2.3功能表所示。,图题解5.2.4,Q,解：由教材P215功能表，先用传送模式，LE1，更新状态，然后LE0把新状态锁存。设计电路如图（a），要求的波形如图（b）。,图题5.4.5,解:,由JK触发器的特性方程 ，对照图题5.4.5各触发器电路可得各图的特性方程：,由方程可画出各触发器Q波形如右：,5.4.7 逻辑电路如图题5.4.7所示，已知CP和A的波形，画出触发器Q端的波形。设触发器的初始状态为0。,解：,分析：时钟脉冲的变化一

16、方面使Q变化，另一方面Q和CP又引起清零R的变化导致Q变化，故综合考虑，也画出R波形。,在Q=0时R=1,只有 负跳变时Q才能变，而Q=1时，在 =1时，R=0又使Q=0,一旦Q=0，R又立即变为1。 结果如上图。,图题5.4.7,5.4.10 逻辑电路和输入信号波形如图题5.4.10所示，画出各触发器Q端向波形。设触发器的初始状态均为0。,解：,图题5.4.10中的R端是异步置零端，高电平有效，当R=1时Q=0。分别分析CP1和R1对Q1的影响及CP2和R2对Q2的影响，列出真值表，然后画出如图题解5.4.10所示波形。,图题5.4.10,图题解5.4.10,归纳：基本锁存器、门控SR锁存器

17、、门控D锁存器、主从触发器和边沿触发器触发翻转的特点。,（1）基本锁存器动作特点：在输入信号S和R的全部作用时间内，都能直接改变输出端Q和 的状态。,（2）门控SR锁存器：在使能E=1的全部时间内， S和R的变化都将引起输出端Q和 的状态的相应改变。,（3）门控D锁存器：在使能有效E=1的全部时间内， D的变化都将引起输出端Q和 的状态的相应改变。在E由1变0后，将锁存E由1变0瞬间前D所确定的Q状态。,（5）边沿触发器（非主从触发器）：其状态仅取决于CP信号触发沿到达时输入端信号的逻辑状态，而在这以前或以后，输入信号的变化对触发器的状态没有影响。,（4）主从触发器：翻转分两步，第一步在CP=1(或CP=0)期间，主锁存器接收输入端的信号被置成相应的状态，从锁存器不变；第二步，在CP下降沿(或上升沿)到来时，从锁存器由主锁存器的状态决定翻转。,（6）画触发器状态波形图时，一般先画触发器触发沿虚线，对此时刻，由特性表、表达式或状态图决定次态（即看给出条件触发器翻转或保持），触发沿时刻外要注意置0 置1条件的变化也影响状态变化。,