时序逻辑电路的基本概念ppt课件.ppt

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1、时序逻辑电路,5.1 时序逻辑电路的基本概念,5.2 寄存器,5.3 计数器,退出,教学目的：1掌握时序逻辑电路的分析和设计步骤；2掌握寄存器的使用。3能够实现任何进制的计数器。教学内容：1时序逻辑电路的结构和特点；2 时序逻辑电路的分析和设计；3寄存器的种类和对应集成电路的运用；4 计数器的种类和对应集成电路的运用,5.1 时序逻辑电路的基本概念,5.1 时序逻辑电路的基本特点和结构 时序逻辑电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。 时序电路的特点：（1）含有记忆元件（最常用的是触发器）。 （2）具有反馈通道。,一、分析时序逻辑电路的一般步骤1.确认电路的输

2、入输出变量，判断同步还是异步电路 2由逻辑图写出下列各逻辑方程式： （1）各触发器的时钟方程。 （2）时序电路的输出方程。 （3）各触发器的驱动方程。 3将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。 4根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 5根据电路的状态表或状态图用文字描述给定时序逻辑电路的逻辑功能。,5.1.2 时序逻辑电路的一般分析方法,二、同步时序逻辑电路的分析举例,例6.2.1：试分析如图所示的时序逻辑电路。,解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：,（2）写出驱动方程：,&,1,1K,1J,1K,1J,

3、Z,1,CP,X,0,Q,C1,Q,2,FF,&,C1,FF,（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：,（4）作状态转换表及状态图,0 0,0 1,0 1,1 0,0,1 0,1 1,0,1,1 1,0 0,0,把X=0代入次态方程可得Q不变。在X=1时，Q才会变化，如下表：,1/1,Q,1/0,Q,1/0,1,01,10,2,00,11,X/Z,1/0,0/0,0/0,0/0,0/0,状态图,根据状态表或状态图， 可画出在CP脉冲作用下电路的时序图。,（5）画时序波形图。,X,CP,1,2,3,4,5,6,1,Q,Z,2,Q,（6）逻辑

4、功能分析：,当X=0时不输出端不变。,该电路一共有4个状态00、01、10、11。,当X=1时，按照加1规律从000110 11 00循环变化，并每当转换为11状态（最大数）时，输出Z=1。,所以该电路是一个可控的4进制加法计数器。,CP1=Q0 （当FF0的Q0由01时，Q1才可能改变状态。）,三、异步时序逻辑电路的分析举例,例6.2.2：试分析如图所示的时序逻辑电路,该电路为异步时序逻辑电路。具体分析如下：,（1）写出各逻辑方程式。,时钟方程：,CP0=CP （时钟脉冲源的上升沿触发。）,输出方程：,各触发器的驱动方程：,（3）作状态转换表。,（2）将各驱动方程代入D触发器的特性方程，得各

5、触发器的次态方程：,（CP由01时此式有效）,（Q0由01时此式有效）,0 0,1,0,0,0,1,1,1 1,0,1,0,1 0,1,0,0 1,0,0,0,（4）作状态转换图、时序图。,（5）逻辑功能分析 该电路一共有4个状态00、01、10、11，在CP作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。,Q,/0,/0,/1,10,2,11,00,1,Q,/0,01,Z,2,Q,Q,1,5.1.2 时序逻辑电路的设计方法,一、同步时序逻辑电路的设计方法,1同步时序逻辑电路的设计步骤,（3）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状

6、态。,（1）根据设计要求，设定状态，导出对应状态图或状态表。,（2）状态化简。消去多余的状态，得简化状态图（表）。,（4）选择触发器的类型。,（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。,（6）根据输出方程和驱动方程画出逻辑图。,（7）检查电路能否自启动。,2同步计数器的设计举例,例设计一个同步5进制加法计数器,（2）状态分配，列状态转换编码表。,(1）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。,状态转换编码表,（3）选择触发器。选用JK触发器。,（4）求各触发器的驱动方程和进位输出方程。对各个输出Q进行化简，然后和特性方程相对照，找出

7、JK的表达式即驱动方程。,Q,Q,1,0,n,n,2,Q,n,1,0,00,01,11,10,0,0,1,0,000,根据次态卡诺图和特性方程可得各触发器的驱动方程：,Q,Q,1,0,n,n,2,Q,n,1,0,00,01,11,10,0,1,0,1,0,Q,Q,1,0,n,n,2,Q,n,1,0,00,01,11,10,1,0,0,1,0,再画出输出卡诺图,可得电路的输出方程：,（5）将各驱动方程归纳如下：,（6）画逻辑图。,利用逻辑分析的方法画出电路完整的状态图。,（7）检查能否自启动,可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、0

8、00。所以电路能够自启动。,5.2 寄存器,寄存器用来暂时存放参与运算的数据和运算结果。寄存器存入数码的方式 有并行和串行两种。并行存取速度快，串行传送数据线少。寄存器按功能分有数码寄存器、移位寄存器。,5.2.1 数码寄存器,集成数码寄存器74LSl75 ：,数码寄存器存储二进制数码的时序电路组件，有单拍接收和双拍接收两种。D触发器常作为寄存位。,74LS175的功能:,RD是异步清零控制端。,D0D3是并行数据输入端，CP为时钟脉冲端。,Q0Q3是并行数据输出端。,二、移位寄存器,移位寄存器不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。,1单向移位寄存

9、器,（1）右移寄存器（D触发器组成的4位右移寄存器）右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。,设移位寄存器的初始状态为0000，串行输入数码DI=1101，从高位到低位依次输入。其状态表如下：,1,1,1,2,0,3,1,4,右移寄存器的时序图：,由于右移寄存器移位的方向为DIQ0Q1Q2Q3，所以又称上移寄存器。,在4个CP作用下，输入的4位串行数码1101全部存入了寄存器中。这种方式称为串行输入方式。,（2）左移寄存器,2 双向移位寄存器 将右移寄存器和左移寄存器组合起来，并引入一控制端S便构成既可左移又可右移的双向移位寄存器。,左移寄存器的结构特点：右边触发器的输出

10、端接左邻触发器的输入端。,三、集成移位寄存器74194,74194为四位双向移位寄存器。,Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。,DSL 和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。,74194的功能表,四、移位寄存器构成的移位型计数器,1. 环形计数器,环形计数器的特点： 电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。,环形计数器,计数器用以统计输入脉冲CP个数的电路。,5.3 计数器,计数器的分类：,（2）按数字的增减趋势可分为加法计数器、减法计数器和可逆

11、计数器。,（1）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。,（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。,5.3.1 2n进制计数器的构成原理,1同步2n进制计数器的构成原理,写驱动方程求出状态方程据JK触发器的特性方程把式（5-8）代入特性方程 后得：,据式（58）可列出状态转换真值表,总结功能为模八计数器。,计数器可以有加法计数器，也可以有减法计数器，同时实现加法和减法的计数器称为可逆计数器。,2集成二进制计数器举例,4位二进制同步加法计数器74161, 异步清零。,74161具有以下功能：, 计数。, 同步并行预置数

12、。,RCO为进位输出端。, 保持。,2二进制异步计数器,特点：（1）外部计数脉冲CP只作用于首级。（1）各级触发器的翻转时间是有先后次序的。,5.3.2 十进制计数器（又称“二-十进制计数器”）,1.同步二十进制加法计数器,真值表,状态转换图,集成十进制可逆计数器192,异步二十进制加法计数器,二进制计数,五进制计数,连接后为十进制计数,（2）二五十进制异步加法计数器74290,二进制计数器的时钟输入端为CP1，输出端为Q0；五进制计数器的时钟输入端为CP2，输出端为Q1、Q2、Q3。,74290包含一个独立的1位二进制计数器和一个独立的五进制计数器。,如果将Q0与CP2相连，CP1作时钟输入

13、端，Q0Q3作输出端，则为8421BCD码十进制计数器。如果将Q3与CP0相连，CP2作时钟输入端，从高位到低位的输出为Q0 Q3 Q2 Q1 时，则构成5421BCD码十进制计数器。,R,Q,C1,C1,R,Q,C1,1K,CP,R,1K,1J,1J,1J,1J,1K,Q,1K,R,C1,Q,S,S,&,3,Q,0,Q,1,Q,Q,2,2,0(1),R,0(2),R,9(1),R,9(2),1,CP,R,1,1,&,&,复位输入,置位输入,二进制时钟,五进制时钟,74290的功能：, 异步清零。, 计数。, 异步置数（置9）。,5.3.3 非二进制计数器,N进制计数器又称模N计数器。,当N=

14、2n时，就是前面讨论的n位二进制计数器；,当N2n时，为非二进制计数器。非二进制计数器中最常用的是十进制计数器，其他任何进制的计数器也可以利用现有的M进制计数器连接获得。,当MN时，用一片。当MN时，用多片串接级联使用。,当NM时,（1）异步清零法适用于具有异步清零端的集成计数器。,例：用集成计数器74161和与非门组成的6进制计数器。,Q,2,EP,D,2,CP,ET,Q,计数脉冲,D,R,1,RCO,0,Q,Q,Q,1,1,D,Q,L,D,74161,2,3,1,1,0,D,3,D,0,Q,Q,3,（2）同步清零法,同步清零法适用于具有同步清零端（即在CP配合下才能清零）的集成计数器，这时

15、没有过度状态。例：用集成计数器74163和与非门组成的6进制计数器。,（3）异步预置数法,异步预置数法适用于具有异步预置端的集成计数器。例：用集成计数器74191和与非门组成的余3码10进制计数器。,（4）同步预置数法,同步预置数法适用于具有同步预置端的集成计数器。例：用集成计数器74161和与非门组成的7进制计数器。,Q,D,R,ET,EP,74161,D,RCO,3,3,Q,D,2,1,1,Q,L,0,1,0,Q,D,CP,D,D,1,计数脉冲,2,0,0,1,1,1,Q,3,0,Q,Q,2,1,Q,例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模

16、为1616=256。,MN时，利用计数器的级联和反馈可以构成任何进制数,例 用74160组成24进制计数器。,先将两芯片采用同步级联方式连接成100进制计数器， 然后再用异步清零法组成了24进制计数器。,解：因为N24，而74160为模10计数器，所以要用两片74160构成.。,3,Q,2,Q,ET,CP,0,D,1,D,2,D,3,D,RCO,1,Q,0,Q,74160(1),EP,R,D,D,L,D,1,3,D,D,3,D,CP,Q,Q,0,0,RCO,74160(2),L,2,1,ET,Q,D,Q,R,2,D,EP,1,计数脉冲,&,1,1,低位,高位,异步清零，成为24进制,级联使模相

17、乘，得到100进制,用计数器的输出端作进位/借位端,有的集成计数器没有进位/借位输出端，这时可根据具体情况，用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位。,例：用两片74290采用异步级联方式组成的二位8421BCD码十进制加法计数器。 模为1010=100,数字电路的时计数、译码、显示电路,5.3.4 计数器应用举例,1. 测量脉冲信号的频率,f=N/（t2t1）,2.标准脉冲的获得：,3.利用分频器得到标准脉冲的电路,前面提到，模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器。,解： 因为32768=215，经15级二分频，就可获得频率

18、为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可。,例 某石英晶体振荡器输出脉冲信号的频率为32768Hz，用74161组成分频器，将其分频为频率为1Hz的脉冲信号。,4组成序列信号发生器,序列信号在时钟脉冲作用下产生的一串周期性的二进制信号。,例：用74161及门电路构成序列信号发生器。,其中74161与G1构成了一个模5计数器。 ，因此，这是一个01010序列信号发生器，序列长度P=5。,例试用计数器74161和数据选择器设计一个01100011序列发生器。,解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列。,5组成脉冲

19、 分配器,6. 数字测速系统,本章小结,1时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信号，还与电路的原状态有关。因此时序电路中必须含有存储器件。,4时序逻辑电路的设计步骤一般为：设计要求最简状态表编码表次态卡诺图驱动方程、输出方程逻辑图。,2描述时序逻辑电路逻辑功能的方法有状态转换真值表、状态转换图和时序图等。,3时序逻辑电路的分析步骤一般为：逻辑图时钟方程（异步）、驱动方程、输出方程状态方程状态转换真值表状态转换图和时序图逻辑功能。,5计数器是一种简单而又最常用的时序逻辑器件。计数器不仅能用于统计输入脉冲的个数，还常用于分频、定时、产生节拍脉冲等。,7寄存器也是一种常用的时序逻辑器件。寄存器分为数码寄存器和移位寄存器两种。,6用已有的M进制集成计数器产品可以构成N(任意)进制的计数器。,本课结束,返回总目录,返回本课目录,退出,