时序逻辑电路概述ppt课件.ppt

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1、一、时序逻辑电路概述1. 时序逻辑电路特点在时序逻辑电路中，输出信号不仅与当前的输入有关，而且与电路原来的状态有关。,第十四章 时序逻辑电路分析与设计,2. 时序逻辑电路功能描述方法时序逻辑电路特点表明：电路当前的输出除与输入有关外还与电路的状态有关。而电路的状态是靠触发器记忆的，因此，描述触发器的方法也适合时序逻辑电路。逻辑方程,状态转移表反映时序电路输出Z(tn)和次态Y(tn)与输入信号和现态Y(tn)之间对应值表格叫做状态转移表。,状态转移图反映时序逻辑电路状态转移规律及输入、输出取值情况的几何图形。时序图（工作波形图）用波形描述输入信号、输出信号、电路状态等取值在时间上的对应关系。,

2、3. 时序逻辑电路分类按状态改变方式同步时序逻辑电路与异步时序逻辑电路。按输入与输出关系米里型：输出信号不仅取决于输入，而且还取决于存储电路状态；摩尔型：输出信号仅仅取决于存储电路。,二、时序逻辑电路分析,特别是对异步时序逻辑电路,解：按上述分析步骤分析写时钟方程、驱动方程和输出方程时钟方程：CP1=CP2=CP驱动方程：,例：试分析如图所示的同步时序逻辑电路,输出方程：,求状态方程：D触发器的特征方程为Q1n=D，所以状态方程为：, 根据状态方程、输出方程列出状态转移表、画出状态转移图或时序图。,功能说明：每当输入出现“101”序列，输出产生一脉冲信号。,三、计数器计数器是统计脉冲个数的时序

3、电路。它用于计数、定时、分频及执行数字运算等。计数器分为除分为同步和异步计数器；也可以根据计数器功能分为加法计数器、减法计数器和可逆计数器；又可根据计数器长度（模值）分为二进制和非二进制计数器等。,时序逻辑电路分析,计数器,寄存器,同步二进制计数器,同步二-十进制计数器,集成同步计数器,异步二进制计数器,异步五进制计数器,中规模集成异步计数器,同步计数器,异步计数器,寄存器,移位寄存器,单向移位寄存器,双向移位寄存器,中规模集成移位寄存器,串行-并行转换,并行-串行转换,1. 同步计数器同步二进制计数器,触发器的激励信号为：,将激励信号分别代入JK触发器特征方程，得到电路状态方程：,输出函数表

4、达式：,当完成一次循环后输出Z，Z为十六进制进位信号。,同步二-十进制计数器二-十进制计数器就是按BCD码规律计数的计数器，即逢十进一，简称十进制计数器。,根据状态方程和输出方程可作出状态转移表和状态转移图。,由于计数器是用JK触发器构成，而JK触发器是下降沿触发，同理第9个脉冲下降沿到来时，Z变成高电平，但此时并不起作用，而是在第10个脉冲下降沿到来时起作用。,集成同步计数器74LS161,2. 异步计数器异步计数器特别关注触发器的时钟脉冲异步二进制计数器,状态方程为：,时钟方程为：,异步五进制计数器,各触发器的激励输入和时钟为：,状态方程为：,中规模集成异步计数器以二-五-十进制计数器74

5、LS290为例,FF3，FF2，FF1构成五进制计数器。FF0为一单独T触发器。两个与非门输出可使各触发器异步清0或置1。,异步清0：R0A=R0B=1，且R9A=R9B=0时，各触发器RD端均为0，使各触发器输出为0,异步置9：R9A=R9B=1，且R0A=R0B=0时，使触发器FF0，FF3的SD端和触发器FF1，FF2的RD端为0，使Q3Q2Q1Q0=1001,计数： R0AR0B=0，且R9AR9B=0时，各触发器RD和SD端均为1，此时电路实现计数功能。,二进制计数：由CP0输入计数脉冲，Q0输出，可完成一位二进制计数,五进制计数：由CP1输入计数脉冲，Q3，Q2，Q1输出。,十进制

6、计数：将二、五进制计数器按异步方式串接，不同连接方式可实现不同编码（8421BCD码或5421BCD码）的十进制计数。8421BCD码：CP0输入计数脉冲，Q0接CP1。5421BCD码：CP1输入计数脉冲，Q3接CP0。,四、寄存器和移位寄存器寄存器常用来暂时存放数据、指令等。除此以外，有时为了处理数据的需要，寄存器的各位数据需要依次移位，具有移位功能的寄存器称为移位寄存器。1. 寄存器,Q3Q2Q1Q0=D3D2D1D0,2. 移位寄存器移位寄存器分为单向移位寄存器和双向移位寄存器 。,单向移位寄存器,在串行输入端输入数据1011，经过4个脉冲时钟，在触发器的输出端可以并行输出数据1011

7、，经8个脉冲时钟后，在串行输出端输出数据1011。,双向移位寄存器, 中规模集成移位寄存器集成移位寄存器的种类较多，从位数看有四位、八位之分；从移位的方向看有单向、双向之分；从输入输出方式分又有并入/并出、并入/串出、串入/串出、串入/并出之分等等。以四位双向移位寄存器74LS194的逻辑图为例。,DSR和DSL是右移和左移串行数据输入端；D3，D2，D1，D0是并行数据输入端，Q3，Q2，Q1，Q0是并行数据输出端。S1，S0是控制端S1S0=00封锁CP，无触发脉冲，各触发器状态保持；S1S0=01进行右移；S1S0=10进行左移；S1S0=11将数据D3，D2，D1，D0存入寄存器。,移

8、位寄存器除能对数据进行寄存和移位外，还有其它用途。例如用来乘2和除2运算；二进制数串/并行转换、移位计数器、序列信号发生器等。下面讨论串/并、并/串转换。,串行-并行转换,用两片74LS194，连接如图所示。转换前先送清零脉冲清零。由于Q3”=0，所以两片S1均为1，而S0接1，S1S0=11，移位寄存器处于并行置数状态。此时各触发器的输出分别为：,此时Q3”=1，S1S0=01，移位寄存器开始执行右移操作状态。当第7个脉冲结束后，Q3”=0，S1S0=11为下一次串/并转换做好准备，同时Q3”=0作为“转换完成”输出信号。,并行-串行转换电路连接如图所示,工作过程简述：当输入启动脉冲（负脉冲

9、），控制端G2输出为1，则S=S”=1，从而使两个片的S1S2=11。在第一个脉冲到来时，两个片进行并行置数，各触发器的输出为,D0通过Q3”送串行输出端。第二个脉冲带来之前，启动信号变为1。,因为D0=0，G1输出为1，G2输出为0，则S1=S2”=0，两片的S1S0=01，移位寄存器通进行右移操作。,五、时序逻辑电路设计重点介绍同步逻辑电路的设计，对于异步逻辑电路的设计，通过例子说明。1. 采用小规模集成电路设计同步时序逻辑电路分析设计要求，建立原始状态图或状态表,状态化简原始状态中可能包含有相同状态，对状态进行化简可以减少状态数，状态数越少所需触发器的个数越少。系统化简方法见本章附录。,

10、状态分配触发器的个数nlog2N，其中N是状态数状态分配原则： (1)次态相同，现态相邻 (2)同一现态，次态相邻 (3)输出相同的状态代码相邻,选触发器类型，求激励函数和输出函数,检查电路能否自启动画逻辑电路,例：设计一个串行数据检测器，要求是在接收到连续4个或4个以上1时，输出为1，其它输出为0。,建立原始状态图设S0为初始状态，由于检测串行数据，所以只有一个输入，当输入0时，继续维持初始状态，当输入1时，转到下一状态S1，该状态表示收到一个1；在状态S1时，收到0，回到初始状态，收到1进入下一状态S2，S2表示收到两个1，依次类推得到原始状态图如。,状态化简由原始状态图的原始状态表,由原

11、始状态表可以看到有两个状态对应的次态和输出完全相同，它们是等价状态，可以合并为一个状态。根据合并后的状态表可以画出简化后的状态转移图如图所示。, 状态分配经状态简化后，共有四个状态，我们内需给每个状态分配编码，分配原则如前所述。则S0=00，（现态，同一现态，次态相邻，次态）S1=01，（现态，次态相同，现态相邻，次态）S2=11， （现态，同一现态，次态相邻，次态）S3=01,选触发器，列激励函数和输出函数若选用JK触发器，则得到JK触发器的激励表和输出函数表, 画出逻辑电路,例：试用JK触发器设计一个模6加法同步计数器。解： 建立原始状态图。由于模6计数器需要6个状态，因此，无需化简,状态

12、分配。因为N=6，nlog2N，取n=3，即需要3个触发器，由于是加法计数器，所以状态变化规律是：S0=000，S1=001，S2=010，S3=011，S4=100，S5=101状态表如表所示：, 求状态方程、激励函数和输出方程。求状态方程的目的是为了求触发器的驱动方程，因此在圈选卡诺图时应预先考虑这点，使圈选的结果中尽量包含如下形式（因为用JK触发器）,例14-4 试用JK触发器设计一个8421码异步五进制计数器。,采用小规模集成电路设计异步时序逻辑电路,解：作状态图,(2)列激励表,如何确定J、K和CP呢？其原则是：触发器状态需要改变时必须加入时钟脉冲；兼顾各J、K和CP端逻辑表达式的简

13、化。若触发器不需翻转，可使触发器的CP=0，在触发脉冲为0时，J、K为任意值触发器都不会翻转J、K可取任意逻辑量作为无关项处理，这会有利于J、K表达式的化简，但是增加CP=0项，又不利于CP项的化简。因此，如果选用多输入端的JK触发器，那么应尽可能使计数器电路只有触发器组成，而不要增加过多的组合逻辑电路附加门电路。按照以上原则将异步五进制计数器的激励表列于表14-16(a)。,(3)按激励表，以Q2n，Q1n，Q0n为变量求出各触发器J，K，CP 的逻辑函数,CP0、CP2、K0、K1、J1和K2都为1，C0=Q2n。作J0、J2和CP1的卡诺图,作业：14-1，14-2，14-3，14-5,(4)检查电路能否自启动,根据上面求出的J、K和CP方程，可写出触发器的状态方程为：,(5)画逻辑电路图,