数字电子技术基础5(第二版)ppt课件.ppt
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1、第5章 触发器,5.1 基本RS触发器 5.2 时钟控制的触发器 5.3 集成触发器 5.4 触发器的逻辑符号及时序图,5.1 基本RS触发器,5.1.1 电路结构和工作原理,基本RS触发器是构成各种功能触发器的基本单元,所以称为基本触发器。它可以用两个与非门或两个或非门交错耦合构成。图5.1.1(a)是用两个与非门构成的基本RS触发器的逻辑电路,它具有两个互补的输出端Q和Q,一般用Q端的逻辑值来表示触发器的状态。当Q=1,Q=0时,称触发器处于1状态;当Q=0,Q=1时,称触发器处于0状态。RD、SD为触发器的两个输入端(或称激励端),当输入信号RD=1,SD=1(即RDSD为11)时,该触
2、发器必定处于Q=1或Q=0的某一状态保持不变,所以它是具有两个稳定状态的双稳态电路。,图5.1.1与非门构成的基本RS触发器,从以上分析可见,基本RS触发器具有置0、置1和保持的逻辑功能,通常SD称为置1端或置位(SET)端,RD称为置0或复位(Set)端,因此该触发器又称为置位复位(Reset)触发器或RDSD触发器,其逻辑符号如图5.1.1(b)所示。 因为它是以RD和SD为低电平时被清0和置1的,所以称RD、 SD低电平有效,且在图5-1(b)中RD、SD的输入端加有小圆圈。,5.1.2基本RS触发器的功能描述1状态转移真值表(状态表)将触发器的次态Qn+1与现态Q及输入信号之间的逻辑关
3、系用表格的形式表示出来,这种表格就称为状态转移真值表(或称状态表、特性表)。根据以上分析,图5.1.1(a)所示的基本RS触发器的状态转移真值表如表5.1.1(a)所示,表5.1.1(b)是其简化表。它们与组合电路的真值表相似,不同的是触发器的次态Qn+1不仅与输入信号有关,还与它的现态Q有关,这正体现了时序电路的特点。表5.1.1也可以用图5.1.2所示的卡诺图来表示,并将这种表示触发器状态的卡诺图称为次态卡诺图。,表5.1.1基本RS触发器的状态表,图5.1.2次态卡诺图,2. 特征方程(状态方程) 描述触发器逻辑功能的函数表达式称为特征方程或状态方程。对图5.1.2次态卡诺图化简,可以求
4、得基本RS触发器的特征方程为,(约束条件),特征方程中的约束条件表示RD和SD不允许同时为0,即RD和SD总有一个为1。,3. 状态转移图(状态图)与激励表 状态转移图是用图形方式来描述触发器的状态转移规律。 图5.1.3为基本RS触发器的状态转移图。图中两个圆圈分别表示触发器的两个稳定状态,箭头表示在输入信号作用下状态转移的方向,箭头旁的标注表示转移条件。 激励表(也称驱动表)是表示触发器由当前状态Qn转至确定的下一状态Qn+1时,对输入信号的要求。基本RS触发器的激励表如表5.1.2所示。,表5.1.2基本RS触发器的激励表,图5.1.3基本RS触发器的状态转移图,4波形图工作波形图又称时
5、序图,它反映了触发器的输出状态在输入信号作用下随时间变化的规律,是实验中可观察到的波形。图5.1.4为基本RS触发器的工作波形,图中虚线部分表示状态不确定。基本RS触发器也可以用或非门组成,其电路及逻辑符号如图5.1.5所示,输入信号SD、RD是高电平有效,因此输入端没有小圆圈。电路的工作原理读者可自行分析。,图5.1.4基本RS触发器的工作波形,图5.1.5或非门构成的RS触发器,5.2 时钟控制的触发器,5.2.1 钟控RS触发器,钟控RS触发器是在基本RS触发器基础上加两个与非门构成的,其逻辑电路及逻辑符号分别如图5-5(a)、(b)所示。图中C、D门构成触发引导电路,R为置0端,S为置
6、1端,CP为时钟输入端。 从图5.2.1(a)可以看出,基本RS触发器的输入函数为,图5.2.1钟控RS触发器,当CP=0时,C、D门被封锁,RD=1,SD=1,由基本RS触发器功能可知,触发器状态维持不变。 当CP=1时,RD=R, SD=S,触发器状态将发生转移。将RD、SD代入基本RS触发器的特征方程式(5 - 1)中,可得出钟控RS触发器的特征方程为,(约束条件),其中RS=0表示R与S不能同时为1。该方程表明当CP=1时, 钟控RS触发器的状态按上式转移,即时钟信号为1时才允许外输入信号起作用。,同理还可得出CP=1时,钟控RS触发器的状态转移真值表、 激励表分别如表5.2.1和表5
7、.2.2所示,状态转移图和波形图分如图52.2(a)、 (b)所示。 钟控RS触发器是在R和S分别为1时清“0”和置“1”,称为R、S高电平有效,所以逻辑符号的R、S输入端不加小圆圈。,表 5.2.1 钟控RS触发器状态转移真值表,表 5.2.2 钟控RS触发器激励表,图5.2.2钟控RS触发器的状态图和波形图,5.2.2钟控D触发器(数据锁存器)将图5.2.1(a)所示的钟控RS触发器的R端接至D门的输出端,并将输入端S改为D,便构成了图5.2.3(a)所示的钟控D触发器,该触发器也称为数据锁存器,其逻辑符号如图5.2.3(b)所示。,在图5.2.3(a)中,门A和B构成了基本RS触发器,门
8、C和D构成了触发引导电路。基本触发器的输入为,当CP=1时,SD= D ,RD=D,代入基本RS触发器的特征方程得出钟控D触发器的特征方程为 同理,可以得到钟控D触发器在CP=1时的状态转移真值表如表5.2.3所示,激励表如表5.2.4所示,状态图如图5.2.4所示,波形图如图5.2.5所示。,当CP=0时,RD=1,SD=1,触发器状态维持不变。,钟控D触发器在时钟作用下,其次态Qn+1始终和D输入一致,因此常把它称为数据锁存器或延迟(Delay)触发器。由于D触发器的功能和结构都很简单,因此目前得到普遍应用。,图5.2.3 钟控D触发器,表5.2.3钟控D触发器的状态表,表5.2.4钟控R
9、S触发器的激励表,图5.2.4钟控D触发器的状态图,图5.2.5钟控D触发器的波形图,表 5 5 D触发器状态转移真值表,表 5 6 触发器激励表,由于Q和Q互补,无论J、K输入取值如何,它不可能出现SR=11的情况,因此这种结构也解决了R、 S之间的约束问题。由图5.2.6(a)可见:,5.2.3钟控JK触发器钟控JK触发器的逻辑电路和逻辑符号如图5.2.6(a)、(b)所示。,当CP=0时,RD=1,SD=1,触发器维持原状态不变。当CP=1时, ,代入基本RS触发器的特征方程可得钟控JK触发器的特征方程为,可简写为,同理,可得出钟控JK触发器在CP=1时的状态转移真值表如表5.2.5所示
10、,激励表如表5.2.6所示,状态图如图5.2.7所示。,图5.2.6 钟控JK触发器,表5.2.5钟控JK触发器的状态表,表5.2.6钟控JK触发器的激励表,图5.2.7JK触发器的状态图,5.2.4钟控T触发器和T触发器钟控T触发器由钟控JK触发器简单演变而成,其逻辑电路及逻辑符号分别如图5.2.8(a)、(b)所示,图5.2.8钟控T触发器,当CP=0时,RD=1,SD=1,触发器维持原状态不变。当CP=1时,将J=T、K=T代入钟控JK触发器的特征方程可得钟控T触发器的特征方程如下:,同理,可得出钟控T触发器在CP=1时的状态表(见表5.2.7)、激励表(见表5.2.8)和状态图(见图5
11、.2.9)。,表5.2.7钟控T触发器的状态表,表5.2.8钟控T触发器的激励表,图5.2.9T触发器的状态图,由表5.2.7可见,钟控T触发器在T=0时具有保持功能,在T=1时具有翻转功能。若将图5.2.8(a)所示T触发器电路中的T端固定接至高电平(逻辑1),便得到钟控T触发器,其特征方程为,可见,T触发器具有翻转功能,CP每作用一次,T触发器就翻转一次,因此T触发器也称为计数触发器。,5.2.5 电位触发方式的工作特点,电位触发方式的特点是,在约定钟控信号电平(CP=1或0)期间,触发器的状态对输入信号敏感,输入信号的变化都会引起触发器的状态变化。而在非约定钟控信号电平(CP=0)期间,
12、 不论输入信号如何变化,都不会影响输出,触发器的状态维持不变。但是必须指出,这种电位触发方式,对于T触发器,其状态转移为 ,当在CP=1且脉冲宽度较宽时,T触发器将在CP=1的期间一直发生翻转,直至CP=0为止,这种现象称为空翻。,如果要求每来一个CP触发器仅发生一次翻转,则对钟控信号约定电平(通常CP=1)的宽度要求是极为苛刻的。例如,对T触发器必须要求触发器输出端的新状态返回到输入端之前,CP应回到低电平,就是CP的宽度tCP不能大于3tpd,而为了保证触发器能可靠翻转,至少在第一次翻转过程中,CP应保持在高电平, 亦即宽度不应小于2tpd,因此CP的宽度应限制在2tpdtCP3tpd范围
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