可测试性设计DFT课件.ppt

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1、可测试性设计DFT,1,可测试性设计DFT1,Summary,What is DFT and ATPG, why needed in Gate (Logic) Level？ Fault ModelStuck-at 故障模型、时延故障模型、基于电流的故障模型基于Stuck-at故障模型的组合电路故障侦测/测试向量生成（ Combinational Logic ATPG：D algorithm）DFTSCAN：can Testing Sequential Logic with Combinational Logic ATPGBIST: MBIST、LBISTIDDQATPGATE,2,Summar

2、yWhat is DFT and ATPG, w,Fault Model测试的发展历史DFT设计流程,3,Fault Model3,Why Testing,因为：芯片在生产过程中会产生的电路结构上的制造缺陷！所以：我们需要通过测试来挑出那些有制造缺陷的成品芯片，防止其流入用户手中！,4,Why Testing因为：芯片在生产过程中会产生的电路结构,What is Testing,测试(Testing) 所要检查的不是设计的功能错误，而是芯片在生产过程中引入的电路结构上的制造缺陷(physical defects)测试并不关心设计本身具体实现了什么功能，而是要想办法测试其是否有制造缺陷。对一个测

3、试工程师来说，一块MPEG 解码芯片和一块USB 接口芯片并没有太大的区别，因为芯片功能是设计过程应解决的问题了测试是向一个处于已知状态的对象施加确定的输入激励，并测量其确定的输出响应与“理想”的期待响应进行比较，进而判断被测对象是否存在故障类似以前讲过的RTL仿真（功能仿真）的过程,5,What is Testing 测试(Testing) 所,How Testing：Product Testing,自动测试仪(Automatic Test Equipment, ATE)上运行的测试程序通常包含如下信息：激励向量，响应向量，以及控制和确定ATE时序所需要的信息等,6,How Testing：

4、Product Testing,Fault Model测试的发展历史DFT设计流程,7,Fault Model7,What is a Physical Defect?,8,What is a Physical Defect?,CMOS 工艺中常见的制造缺陷或曰物理缺陷（ Physical Defect）包括：对地和对电源的短路由尘粒引起的连线断路金属穿通(metal spike-through) 引起的晶体管源或漏的短路等,9,CMOS 工艺中常见的制造缺陷或曰物理缺陷（,Physical Defects Fault Model,不管是对封装好的成品还是对尚未封装的“裸片”（die），要将探针

5、伸入芯片结构内部进行测试，无论从技术或是经济角度都是根本不可行的。对芯片的测试只有通过有限的输入/输出管脚(I/O pin) 来完成需要通过对芯片内部制造缺陷引起的电路故障建立逻辑上的模型，从而通过测量电路在输入输出管脚上行为，来判断芯片内部是否存在制造缺陷Physical Defects（制造缺陷） Fault Model（故障模型）,10,Physical Defects Fault Model,故障模型 由于引起芯片发生故障的制造缺陷原因多种多样，为了便于分析和判断故障，需要将故障的特征进行抽象和分类，把呈现同样效果的故障归并成同一种故障类型，并使用同一种描述方法，这种故障描述方式称为故

6、障模型 当前VLSI 设计中常用的故障模型固定型故障模型(stuck-at fault model)：使用最多时延故障模型(delay fault model) 基于电流的故障模型(current-based fault model) .,Fault Model（故障模型）,11,故障模型Fault Model（故障模型）11,Fault Model,Stuck-at 故障模型时延故障模型跳变延时(transition delay)故障模型路径延时(path delay)故障模型基于电流的故障模型,12,Fault ModelStuck-at 故障模型12,Stuck-At Fault Mod

7、el,13,Stuck-At Fault Model 13,Single-Stuck-At Fault Model,Stuck-At Fault Model（SSA）的“单故障假设” ：在每一个被测芯片DUT (device under test)上最多只会出现一个故障实际上在一块芯片上同时出现多个故障的可能性非常小即使一块芯片出现了多个故障，那么它几乎不可能通过基于“单故障假设”的测试从工程角度考虑，如果不采用这个假设，会大大增加计算复杂度，远远超出目前可能的计算能力,14,Single-Stuck-At Fault Model,基于Stuck-at故障模型的 组合电路故障侦测/测试向量生成

8、,有了Stuck-at故障模型，如何通过IO端口来侦测到故障，生成测试向量（Test Pattern）？A SA-Fault-Detection Algorithm for Combinational Logic Network：D Algorithm （Combinational Logic ATPG ） 算法步骤Target a SA FaultActivate the SA FaultPropagate Fault EffectRecord the Test Pattern,15,基于Stuck-at故障模型的 组,Target a SA Fault (1/4),16,Target a

9、SA Fault (1/4,Activate the SA Fault (2/4),17,Activate the SA Fault (2/4),Propagate Fault Effect (3/4),18,Propagate Fault Effect (3/4),Record the Test Pattern(4/4),Anatomy of a Test Pattern,19,Record the Test Pattern(4/4),Are All Faults Detectable?,20,Are All Faults Detectable?20,How Many Stuck-At Fa

10、ults?,21,How Many Stuck-At Faults?21,Equivalent Faults (1/3),22,Equivalent Faults (1/3)22,Equivalent Faults (2/3),23,Equivalent Faults (2/3)23,Equivalent Faults (3/3),24,Equivalent Faults (3/3)24,Fault Model,Stuck-at 故障模型时延故障模型跳变延时(transition delay)故障模型路径延时(path delay)故障模型基于电流的故障模型,25,Fault ModelStu

11、ck-at 故障模型25,跳变时延故障模型,可以看作是对SA 故障模型的增强，增加了对时域特性的约束在这种故障测试中，先强制驱动测试点电平到故障值，然后在输入点加上一个跳变的激励，经过给定时间后检测测试点是否跳变至正确值与stuck-at 模型的静态检测不同，跳变延时可以检测出门级电路上的上升跳变过慢(STR，slow-to-rise)或者下降跳变过慢(STF，slow-to-fall)故障,也称为门时延故障模型，因为这种模型的故障都可以归结于门输入/输出过慢,26,跳变时延故障模型可以看作是对SA 故障模型的增强，增加,路径时延故障模型,路径时延故障模型与跳变时延故障模型基本上类似，路径时延

12、故障模型可以看作是对指定路径上所有组合门电路的跳变时延之和的故障判断,27,路径时延故障模型路径时延故障模型与跳变时延故障模型基本,Fault Model,Stuck-at 故障模型时延故障模型跳变延时(transition delay)故障模型路径延时(path delay)故障模型基于电流的故障模型,28,Fault ModelStuck-at 故障模型28,静态电流Iddq,Iddq 指CMOS电路在所有门处于静态下的电源总电流在CMOS 逻辑中非翻转状态的门只消耗静态或者二极管反向(diode reverse) 电流。由于静态时PMOS和NMOS管不会同时导通, 流过它的仅是漏电流即静

13、态电流Iddq ，约为1nA。对于一块大规模集成电路，其Iddq应在uA级（ Iddq大小与集成度有关） 任何导通的桥接、短路和断路故障都将导致静态电流Iddq上升一个数量级以上,29,静态电流IddqIddq 指CMOS电路在所有门处于静,基于电流的故障模型,可能会导致过大静态电流的故障不一定导致逻辑错误，但会导致潜在的错误行为和早期故障，出现可靠性方面问题的可能。比如一个尚能正常工作的电路将来可能由于金属迁移(metal migration)等机制而逐渐失效在一些关键场合(如心脏起搏器)，出现任何不正常的行为都应被认做是故障常见的两类基于电流的故障模型pseudo-stuck-at 故障模

14、型主要建立在SA 故障模型上：在单纯的SA模型中，观察代表逻辑值1 或者0 的电压值；而在pseudo-stuck-at 故障模型中，则是先将故障效应加到指定点，然后观察电源对整个芯片输出的电流大小toggle 故障模型,30,基于电流的故障模型可能会导致过大静态电流的故障30,故障检测分类：,面向故障测试：寻找故障模型化的故障点功能测试：测试芯片的所有功能完整测试：遍历所有的输入向量,31,故障检测分类：面向故障测试：寻找故障模型化的故障点31,完整测试,优点：1. 遍历所有的输入输出，因此故障率能达到100%缺点：1. 由于测试向量繁多，导致测试周期相当的长。 2.不适用于大规模集成电路测

15、试。,32,完整测试优点：32,功能测试,优点：1. 相对于完整测试，功能测试可以省去大部分的冗余向量，缩短测试周期。缺点：1. 需要对芯片有所了解，这样不利于高效率的测试。 2. 故障覆盖率不高，不能覆盖到所有的故障点。,33,功能测试优点：33,面向故障测试,优点：1. 使用ATPG工具，面向故障点，生成优化的测试向量，高效率的对电路进行测试，大大的缩短了测试周期。 2. 同时也弥补了功能测试的不足，由于测试工程师面向的是故障模型。因此，所有芯片对于他们而言都是同等的。 3. 故障覆盖率理论上可以达到100%,34,面向故障测试优点：34,What is ATPG,ATPG：自动测试向量生

16、成通过特定的ATPG工具，结合特定的算法，针对不同的电路生成最优化的测试向量，从而能够在保证故障覆盖率100%的基础上缩短测试周期。ATPG 工具可以满足大部分生产测试中所需的测试向量自动生成的要求，自动生成的测试向量提供给ATE测试程序用,35,What is ATPGATPG：自动测试向量生成35,Fault Model测试的发展历史DFT设计流程,36,Fault Model36,测试的发展历史,70,80s功能测试,面向故障测试+ATPG工具,小芯片，覆盖率,小芯片，数量少IO vs 大规模电路，需要对特定的故障点提前赋值,面向故障测试+ATPG工具+DFT,1. 1970s在Cher

17、ry Hill测试会议上被提出。2.已经形成了集成电路设计的有关工业标准IEEE1149.IEEE1500,37,测试的发展历史70,80s面向小芯片，覆盖率小芯片，数量少,Fault Model测试的发展历史DFT设计流程,38,Fault Model38,What is DFT,结合专门的EDA工具，在设计流程中尽早考虑测试的要求，在设计阶段就为将来的测试工作设计专门用于测试的硬件逻辑。这种通过增加额外的逻辑以增强设计的可测试性的工作就是可测试性设计(DFT，Design for Testability),39,What is DFT39,DFT的作用,提高产品质量降低测试成本,40,DF

18、T的作用提高产品质量40,几种常见的DFT技术,扫描(SCAN)测试 将电路中的存储单元（寄存器Register）转化成为可控制和可观察的存储单元（寄存器） ，将这些单元连接成一个或多个移位寄存器，即扫描链内建自测试(BIST) 在电路内部增加测试电路结构，在测试时这个测试电路结构能够自己产生激励和比较响应静态电流(IDDQ)测试 若存在电流性故障, 会使电路在静态时产生一个高于正常值的电流 。,41,几种常见的DFT技术扫描(SCAN)测试41,扫描测试技术,1 基本原理和方法 2 扫描测试策略 3 基于扫描测试的芯片测试步骤,42,扫描测试技术 1 基本原理和方法 42,Testing S

19、equential Logic： Sequential logic ATPG based on D algorithm,43,Testing Sequential Logic： S,Handling Register Stages,44,Handling Register Stages44,Test Pattern with Three Cycles,45,Test Pattern with Three Cycle,Assessment of Sequential logic ATPG,Then how?,46,Assessment of Sequential logi,Testing Seq

20、uential Logic ： Combinational Logic ATPG with help of Full-Scan Designs,Scannable Equivalent Flip-Flop,47,Testing Sequential Logic ： C,The Full-Scan Strategy,48,The Full-Scan Strategy48,Scan Chains,49,Scan Chains49,扫描测试 Summarized（1）, 扫描测试的基本原理将一个集成电路内所有寄存器改成Scannable后串接起来，组成一个移位寄存器，使得从外部能容易地控制并直接观察

21、这些状态存储单元中的内容扫描测试将时序电路测试转化为组合电路测试扫描测试的设计要保证各个寄存器可以和组合电路完全隔离开来，以便寄存器的状态可随意设置，同时保证寄存器的输出可观察,50,扫描测试 Summarized（1） 扫描测试的基本原理5,扫描测试 Summarized （2）,扫描测试的基本设计步骤将电路中的寄存器转化成为可控制和可观察的寄存器，一般是用带扫描功能的寄存器代替逻辑电路中的寄存器再把这些寄存器连接成一个或多个移位寄存器，即扫描链当电路处于扫描模式（测试模式）时，就可以向扫描链（扫描寄存器）中移入/移出数据，,51,扫描测试 Summarized （2） 扫描测试的基本,扫描

22、测试 Summarized（3）,扫描测试的缺点 每个寄存器的结构由于扫描测试模式与正常工作模式切换的需要，必然会复杂化；加上大量附加的内部互连线，使芯片面积增大 寄存器中增加的控制使电路速度降低，双稳的翻转时间可能增加12ns；,52,扫描测试 Summarized（3） 扫描测试的缺点5,扫描测试技术,1 基本原理和方法 2 扫描测试策略 3 基于扫描测试的芯片测试步骤,53,扫描测试技术 1 基本原理和方法 53,扫描测试的两种方式全扫描技术 （Full Scan） 以面积和速度为代价 部分扫描技术 （Partial Scan） 只选择一部分寄存器构成移位寄存器，可以降低了扫描设计的硬件

23、消耗和测试响应时间,扫描测试策略,54,扫描测试的两种方式扫描测试策略54,扫描测试技术,1 基本原理和方法 2 扫描测试策略 3 基于扫描测试的芯片测试步骤,55,扫描测试技术 1 基本原理和方法 55,电路由正常工作模式转换到扫描测试模式，各寄存器变为扫描链上的移位寄存器；在测试时钟控制下，先进行初始化测试，即对扫描测试切换和移位寄存器进行测试，写入一连串的0/1；如果初始化测试正确，开始在芯片测试输入端串行地加入输入测试向量，即由测试时钟对移位寄存器串行写入一连串0/1作为组合逻辑部分的次级输入；电路切换回正常模式，时钟作用一次，将组合逻辑的运算结果（次级输出）打入移位寄存器；电路切换回

24、测试模式，由测试时钟将移位寄存器中保存的数据由测试输出脚串行输出。至步重复，以检查电路中所有的组合逻辑部分,扫描测试的芯片测试步骤,56,电路由正常工作模式转换到扫描测试模式，各寄存器变为扫描链上,内建自测试技术（BIST）,57,内建自测试技术（BIST）57,BIST,为了弥补内部扫描技术的不足，出现了内建自测试可以进行全速测试，ATE测试台的测试频率只有10M，无法检测出只有全速测试下才能检测到的故障。可以摆脱对ATE的依赖，BIST结构使能后自动完成故障检测和诊断。BIST将BIST逻辑电路结构嵌入到被测电路内部主要完成测试向量生成和输出响应分析两个任务通过分析CUT响应输出，判断CU

25、T是否有故障对数字电路进行BIST测试，需要增加三个硬件部分：测试向量产生器（Test-Pattern-Generator, TPG）输出响应分析器(Result-Analyzer, RA)BIST控制电路（BIST Controller）BIST可分为存储器BIST（MBIST）逻辑电路BIST（LBIST）,58,BIST为了弥补内部扫描技术的不足，出现了内建自测试58,MBIST：Why？,各种类型的独立存储器，以及VLSI特别是SOC中存在的各种类型的嵌入式存储器，包括SRAM、DRAM、ROM、FLASH等，由于布局紧密，容易出现故障由于存储器的自身结构特点，其故障类型不同于一般逻辑

26、设计的故障类型，使得扫描测试等技术所支持的故障类型和测试方法难以满足要求存储器内建自测试（MBIST）技术成为目前大规模存储器测试最通用的方法,59,MBIST：Why？各种类型的独立存储器，以及VLSI特别是,MBIST：硬件结构,MBIST需要给存储器加测试控制电路和测试外包电路，负责存储器的测试及控制功能,60,MBIST：硬件结构MBIST需要给存储器加测试控制电路和测,工作原理,1. MBIST控制模块被使能之后，向量生成器自动生成测试向量。2.将激励加到存储器的输入端，进行读写测试。3. 将输出值与预期值进行比较，一旦不匹配，则将故障标志位拉高。4. 测试所有基本单元，直到测试结束

27、。5.根据故障标志位来判断RAM是否存在故障。,61,工作原理1. MBIST控制模块被使能之后，向量生成器自动生,LBIST：Why？,LBIST的应用场合对于逻辑电路，以一个上百万门的嵌入式微处理器为例，如采用全扫描大概要增加10芯片面积。全扫描设计可以取得较高的故障覆盖率，但可能在处理器关键路径上增加DFT电路，从而增加电路延时、降低电路性能因此，微处理器的数据通道（Datapath）可以采用基于指令的LBIST内建自测试方法来进行测试,62,LBIST：Why？LBIST的应用场合62,LBIST：How？,测试控制寄存器（TCR）： 在测试模式下，扫描输入微处理器的指令操作码线性反馈

28、移位寄存器（LFSR）：LFSR自动生成随机数据，提供测试模式下的操作数多输入特征寄存器（MISR）： 压缩指令执行单元的执行结果，生成测试响应的特征值,LBIST需要对微处理器的Datapath增加三个寄存器,63,LBIST：How？测试控制寄存器（TCR）： LBIST需,静态电流(IDDQ)测试,64,静态电流(IDDQ)测试64,IDDQ测试（1）,为了检测CMOS电路中的某一个故障, 首先必须生成能激活该故障的IDDQ测试向量，该IDDQ 测试向量必须在该故障条件下能够制造一条或多条由VDD到VSS的低电阻通路，相当于电压测试中的故障激活和传播但是同电压测试不一样，IDDQ 测试不

29、需要把故障效应传播到原始输出端，因为IDDQ 测试并不在原始输出端，这是IDDQ实际应用时的方便之处缺点需要精确地测量电流由于IDDQ的稳定需要一定时间，所以测试速度慢,65,IDDQ测试（1）为了检测CMOS电路中的某一个故障, 首先,IDDQ测试（2）,有三种类型的IDDQ测试集：采用完备电压测试集，对每一个电压测试都测IDDQ，但由于IDDQ测试比较慢，这种办法不可取选择少于1%的电压测试加测IDDQ，目前工业界都采用选择方式生成专门的IDDQ测试向量,66,IDDQ测试（2）有三种类型的IDDQ测试集：66,Fault ModelDFTDFT-ATPG-ATE设计流程,67,Fault

30、 Model67,DFTATPG,在DFT工具完成其硬件结构设计部分工作后，需要将设计转交给ATPG 工具（如Synopsys的TetraMax ）自动生成测试向量。需要转交的包括两个文件:网表文件：提供设计的具体描述（包括了DFT电路）测试协议文件，告诉ATPG 工具所采用的测试协议：包括设计的输入、输出、时钟、测试波形等信息ATPG 工具自动生成测试向量文件（STIL格式）,68,DFTATPG 在DFT工具完成其硬件结构设计部分,故障覆盖率(Fault Coverage),通常芯片测试方案并不能测出芯片上所有可能的故障一些故障本身就是没法检测的极少数的故障非常难检测，以至要检测它们的代价

31、过高从而被放弃故障覆盖率：测试方案可以测到的故障数除以故障总数量实现尽可能高的故障覆盖率是测试的最终目标，故障覆盖率自然成为了评价测试方案优劣的最重要的指标,69,故障覆盖率(Fault Coverage)通常芯片测试方案并,From ATPG to ATE,70,From ATPG to ATE70,自动测试仪ATE（1）,自动测试仪的基本构成一组带有一定内存（用于存储测试向量）的测试通道一系列时钟发生器一系列电源这些资源通过支撑着芯片的插口(socket)装载板(loadboard)加到芯片上,71,自动测试仪ATE（1）自动测试仪的基本构成71,自动测试仪ATE（2）,自动测试仪可能还有

32、的其他一些资源用以进行算法内存测试的内存测试功能(MTF, memory test function)模数转换器(ADC)和数模转换器(DAC)测试Idd 和Iddq的电流测量设备用以验证或同步输出时钟信号的频率计,72,自动测试仪ATE（2）自动测试仪可能还有的其他一些资源72,自动测试仪ATE（3）,自动测试仪的主要指标测试通道的数量测试通道的内存容量（内存深度）测试频率测量精度,73,自动测试仪ATE（3）自动测试仪的主要指标73,How a Fault is Detected on ATE,74,How a Fault is Detected on ATE,Test Pattern E

33、xecution on ATE,75,Test Pattern Execution on ATE7,Test Patterns Overlap,76,Test Patterns Overlap76,Fault Model测试的发展历史DFT设计流程,77,Fault Model77,设计需求,1. MBIST （RTL code）使用工具： MBISTarchitect（Mentor） + VCS | Modelsim2. Boundary scan （RTL code） BSDarchitect（Mentor） + VCS | Modelsim3. full scan | partial s

34、can （gate_level） DFTadvisor + Fastscan + VCS | Modelsim,78,设计需求1. MBIST （RTL code）78,SpecificationExecutable modelRTL code Gate-level netlistCell/interconnect level positionMask-level geometry,System (Behavioral) levelRTL Gate (Logic) levelLayout (Physical) Level,设计阶段（设计抽象层）,设计结果,79,SpecificationSys

35、tem (Behaviora,VLSI设计流程及典型EDA工具+,常用的EDA工具 Cadence Synopsys Magma Mentor Graphics,80,VLSI设计流程及典型EDA工具+常用的EDA工具80,MBISTarchitect,81,MBISTarchitect81,MBISTarchitect,在设计阶段，根据不同的设计目标(RAM)向工具提交不同的设计信息，令工具生成自定义的MBIST logic指定测试算法，根据RAM的结构和算法，在设计阶段工具将测试向量集成在测试向量生成器当中。因此，一旦设计完成，向量生成器的测试向量就无法更改了。除了测试功能之外，工具还能插

36、入诊断，修复模块，可以对故障进行诊断定位及修复，提高芯片的利用率，降低芯片成本。,82,MBISTarchitect在设计阶段，根据不同的设计目标(,BSDarchitect,尽管测试及可测试性设计的方法可以扩展到板级或系统级，但是板级与系统级的测试不仅是对单个IC或模块的测试问题，还有IC之间或者PCB之间连接的测试问题，这种情况下电路的测试就更加复杂。板级测试一般采用带有专有夹具的测试设备通过单个I/O管脚来完成，随着板上元器件数量的日益增多，测试的难度也越来越大。解决这些问题的一种方法就是把扫描设计思想扩展到整个板级或系统级，即边界扫描设计。,83,BSDarchitect尽管测试及可测

37、试性设计的方法可以扩展,BSDarchitect,84,BSDarchitect84,BSDarchitect,1. 根据用户使用的IO的不同，工具可以会自动生成特定的boundary cell. 2. 除了连接core和IO的bscell以外，电路还会插入TAP和各类寄存器。各类寄存器与其他扫描技术和BIST相结合，帮助实现多层次、全面的测试；而TAP是用户控制内部电路工作的媒介，可以通过TAP调控所有的寄存器从而完成芯片整体测试。,85,BSDarchitect1. 根据用户使用的IO的不同，工具,TAP- FSM,86,TAP- FSM86,Instruction reg,87,Inst

38、ruction reg87,EXTEST,88,EXTEST88,SAMPLE,89,SAMPLE89,BYPASS,90,BYPASS90,INTEST,91,INTEST91,板级测试,92,板级测试92,BSDarchitect,降低了对测试系统的要求；与其他扫描技术和BIST相结合，可以实现多层次、全面的测试；缩短了产品进入市场的周期。但实现边界扫描技术需要超过7%的附加芯片面积，同时增加了连线的数目；加入边界扫描单元后，工作速度有所下降，对附加的测试电路本身的故障测试也是一个难题。,93,BSDarchitect降低了对测试系统的要求；与其他扫描技,DFTadvisor,在综合之后，

39、RTL- gate-level 将netlist中的部分时序单元转换成具有扫描功能的时序扫描单元。根据测试需求，可以将部分电路排除在外，比如TAP和boundary scan cells,它们两者是测试单元，可以通过测试流程来诊断它们是否存在故障。这样可以降低面积开销，降低测试成本。即使使用的是partial scan，也需要尽可能的提高故障覆盖率，这样需要采用很多策略对电路进行修改。,94,DFTadvisor在综合之后，RTL- gate-lev,例子：时钟&复位信号控制,在电路中，我们需要保证所有的测试点是可控可观察的，这样才能保证故障覆盖率达到100%的。而整体电路中影响很大的就是时钟

40、和复位了。因此，我们需要对设计进行微调，保证时钟和复位信号在测试阶段是可控的。1. 通过使用工具对增加控制逻辑 2. 在RTL级对电路手动修改,95,例子：时钟&复位信号控制在电路中，我们需要保证所有的测试点是,1. 时钟控制,vs,96,1. 时钟控制vs96,2. 复位信号控制,97,2. 复位信号控制97,Fastscan（ATPG）,1. 输入插入的网表+测试规则文件，令ATPG工具自动生成测试向量STIL，同时还能够对电路的故障覆盖率（coverage）进行一个估计，用户可以根据cov来判断是否满足要求。如果不满足，需要对插入的网表或测试规则文件进行微调，直至覆盖率达到预期的要求为止。,98,Fastscan（ATPG）1. 输入插入的网表+测试规则文,Modelsim|VCS,无论在插入MBIST, boundary scan 或者 在门级插入扫描链，在插入流程完成之后都需要对电路进行仿真。每个流程都会产生特点的测试向量文件，通过仿真来判断插入的电路是否能够正常工作。当然当用户有特定的需求的时候，也可以通过手动编写向量来进行仿真。,99,Modelsim|VCS无论在插入MBIST, bounda,Thanks！,100,Thanks！100,