通信电子电路与EDA技术B.doc

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1、硕士研究生入学考试复试试卷考试科目代码：311 考试科目名称：通信电子电路及EDA技术B请注意：答案必须写在答题纸上（写在试卷上无效）。通信电子电路一、 填空。（10分）1、LC并联谐振回路接上负载电阻后，回路Q值将变 ；理想串联LC回路谐振时的总等效阻抗为 ；2、从部分接入等效到全接入，电感的电感量将变 ，电容的电容量将变 。3、随着工作频率的提高，晶体三极管的电流放大能力将变 ；丙类高频功率放大器中晶体管的电流导通角越小，放大器的效率越 。4、普通AM调制器是 电路，它完成频谱的 搬移。（填“线性”/“非线性”）5、我国标准中，FM广播信号的最大频偏是 KHz，带宽是 KHz。二、（10分

2、）某三点式振荡器电路如图所示。1、画出振荡器的交流等效电路。2、若振荡器的振荡频率，求电感的值。三、（15分）某FM对讲机的高频发射电路框图如下图所示。已知间接调频器输出FM信号的中心频率，最大频偏。若功率放大器输出FM信号的中心频率，最大频偏，且取。1、求倍频系数的大小。2、求倍频器输入信号的频率和最大频偏。3、若混频器由模拟相乘器和低通滤波器组成，求本地振荡器振荡频率的可能取值。共 7 页 第 1 页请注意：答案必须写在答题纸上（写在试卷上无效）。四、（15分）如图所示谐振回路，电容、电感的损耗忽略不计，电流源的振幅，内阻，负载电阻，回路工作在谐振状态。1、求回路的谐振频率。2、求回路的有

3、载品质因数。3、求回路的通频带，以及负载电阻两端的电压振幅。共 7 页 第 2 页请注意：答案必须写在答题纸上（写在试卷上无效）。EDA技术一、 选择题（每题1分，共10分）1下面属于Verilog HDL线网型变量的是（ ）A、 reg B、 integer C、 time D、wire2下列不属于常用贴片电阻封装的是（ ）A、 0402 B、 0805 C、 1206 D、 09033Verilog HDL中的赋值语句有阻塞和非阻塞赋值语句，always块组合逻辑电路设计中一般采用（）A、 阻塞赋值 B、非阻塞赋值 C、两种语句混合 D、两种语句都不用4Verilog HDL的单行注释符号

4、是( )A、% B、/ C、/* D、/5常用的“DIP8”封装，第一脚与第二脚之间的间距为( )A、2mm B、1.5mm C、100mil D、150mil6如右图中“桂林电子科技大学”字样属于电路板（）层A、toplayer B、topoverlay C、topsolder D、toplayer7右图中正央芯片的封装为（）A、PLCC100 B、TQFP100 C、DIP100 D、SOL1008右图中正中央芯片的型号为“EP1C3T100C8N”其中“C8”的含义为A、芯片中有8个LAB单元 B、芯片中有8个IO配置模块 C、芯片的门延迟为8nS D、芯片数据总线宽度为8位9在进行PC

5、B设计时，下面那个层定义了印制板的外围大小：A、keepoutlayer B、multilayer C、topoverlay D、bottomlayer10当下载程序到FPGA中，是将数据写入到FPGA的（）A、SRAM B、EPROM C、E2ROM D、FLASH二、填空题（每题1分，共10分）1多条块赋值语句一般以关键词begin开始，以关键词 结束。2状态机按信号输出方式分，有米利型和 型两种。3阻塞赋值语句的操作符是 ，非阻塞赋值语句的操作符是 。4对于“a=b?d:c”，若b=1b0,d=1b1,c=1b0，则a= 。5Verilog HDL中对于边沿的描述，用关键词posedge

6、描述上升沿，以关键词 描述下降沿。6函数内部可以调用函数，函数的返回值有 个。7Verilog语言以关键词定义常数。8Verilog中1位逻辑变量的可能取值有0、1、 和X。共 7 页 第 3 页请注意：答案必须写在答题纸上（写在试卷上无效）。9Verilog中与非门的门级原语。10Verilog的连续赋值语句以关键词开始。三、阅读以下程序并回答问题（每空1分共10分）1阅读程序填空（4分）module negation(); reg 3: 0 rega, regb; reg 3: 0 bit1,bit2; reg log1,log2; initial begin rega = 4b1011;

7、 regb = 4b0000; end initial fork #10 bit1 = rega; #20 bit2 = regb; #30 log1 = !rega; #40 log2 = !regb; #50 $finish; joinendmodule程序运行后bit1= ，bit2= ，log1= ，log2= 。2阅读程序填空(4分)module MULT4B(R,A,B); output7:0 R; input4:1 A,B; reg 7:0 R; integer i; always(A or B) begin R=0; for (i=1;i=4;i+) if(Bi) R=R+(A

8、(i-1); end endmodule 若A= 4b1011，B= 4b1010，程序运行第1次循环后 R= ，第2次循环后 R= ，第3次循环后 R= ，第4次循环后 R= 。 共 7 页 第 4 页请注意：答案必须写在答题纸上（写在试卷上无效）。3阅读程序填空(2分)always ( posedge clock)begin reg1= in1; reg3= reg1;end已知in1=1b1，reg1=1b0，reg3=1b1，则经过1个时钟上升沿后：reg1= ,reg3= 。四、根据要求完成程序设计（20分）1已知一4选1数字选择器门级电路图如下，根据要求完成程序设计。(5分)mod

9、ule mux4_to_1(y,d0, d1, d2, d3, s0, s1); ;/声明y为输出端口 ;/声明d0,d1,d2,d3为输入端口input s0, s1;wire y0,y1,y2,y3;assign y0=(s1&s0&d0);assign y1= ;assign y2= ;assign y3=( ) ;assign y=y0|y1|y2|y3 ; endmodule2.仔细阅读下列四进制加法计数器程序，完成填空。(5分)module fsm (Clock, Reset, A, F, G);input Clock, Reset, A;output F,G; ;/声明F G为寄

10、存器变量 ;/声明寄存器变量stateparameter Idle = 2b00, Start = 2b01共 7 页 第 5 页请注意：答案必须写在答题纸上（写在试卷上无效）。Stop = 2b10, Clear = 2b11;always ( )/在Clock上升沿 if ( )/Reset为低电平 begin state = Idle; F=0; G=0; end else case( ) idle: begin if (A) state = Start; G=0; end : if (!A) state = Stop; Stop: begin if (A) state = Clear;

11、 F = 1; end Clear: begin if (!A) state =Idle; F=0; G=1; end 3.根据状态转移图，仔细阅读下列程序，完成填空。（10分）module ztj (CLK, RST, SINPUT,COMOUT );input CLK, RST;input 1:0 SINPUT;output 3:0COMOUT;reg 3:0 COMOUT;parameter S0=0, S1=1, S2=2, S3=3, S4=4;reg :0 C_ST,NEXT_STATE; always(posedge CLK or negedge RST)begin if (!R

12、ST) C_ST=S0; else C_ST= ;共 7 页 第 6 页请注意：答案必须写在答题纸上（写在试卷上无效）。end always( C_ST or SINPUT) begin case(C_ST) S0: begin COMOUT= ; if (SINPUT= = ) NEXT_STATE= ; else if(SINPUT= = ) NEXT_STATE= ; else NEXT_STATE= ; endS1: begin COMOUT= ; if (SINPUT= = ) NEXT_STATE=S1; else NEXT_STATE=S2; endS2: begin COMOUT= ; if (SINPUT= = ) NEXT_STATE= ; else if(SINPUT= = ) NEXT_STATE= ; else NEXT_STATE=S3; endS3: begin COMOUT= ; if (SINPUT= = ) NEXT_STATE=S3; else NEXT_STATE=S4; endS4: begin COMOUT= ; NEXT_STATE=S0; enddefault: NEXT_STATE=S0; （19） （20） endmodule共 7 页 第 7 页