《半导体集成电路》期末考试试题库完整.docx

第一局部考试试题第。章绪论1 .什么叫半导体集成电路2 .按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写3 .按照器件类型分,半导体集成电路分为哪几类4 .按电路功能或信号类型分,半导体集成电路分为哪几类5 .什么是特征尺寸它对集成电路工艺有何影响6 .名词解释1集成度、wafersize、diesize、摩尔定律第1章集成电路的根本制造工艺1 .四层三结的构造的双极型晶体管中隐埋层的作用2 .在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响。3 .简单表达一下pn结隔离的NPN晶体管的光刻步骤4 .简述硅楣P阱OiOS的光刻步骤5 .以P阱QiOS工艺为根基的BiQioS的有界些缺乏6 .以N阱QioS工艺为根基的BiC鲍）S的有哪些优缺点并请提出改进方法。7.请画出NPN晶体管的幅员，并且标注各层掺杂区域类型。8.请藤出XS反相舞的幅员,并标注各层排杂类型和输入输出端子。第2章集成电路中的晶体管及其寄生效应1 .简述集成双极晶体管的有源寄生效应在其各工作区能否忽略。2 .什么是集成双极晶体管的无源寄生效应3 .什么是MOS晶体管的有源寄生效应4 .什么是MOS晶体管的闩锁效应，其对晶体管有什么影响？5 .消除“1.atch-up”效应的方法6 .假设何解决MOS器件的场区寄生MOSFET效应7 .假设何解决MOS器件中的寄生双极晶体管效应第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些2.集成电路中常用的电容有哪些。3 .为什么基区薄层电阻需要修正。4 .为什么新的工艺中要用铜布线取代铝布线。5 .运用基区扩散电阻,设计一个方块电阻200欧，阻值为IK的电阻,耗散功率为20Wcm1,该电阻上的压降为5V,设计此电阻。第4章TT1.电路I.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入海电流静态功耗瞬态延迟时间瞬态存储时间瞬态上升时间瞬态下降时间瞬时导通时间2 .分析四管标准TT1.与非门（稳态时）各管的工作状态3 .在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。4 .两管与非门有哪些缺点，四管及五管与非门的构造相对于两管与非门在那些地方做了改善，并分析改善局部是假设何工作的。四管和五管与非门对静态和动态有那些方面的改进。5 .相对于五管与非门六管与非门的构造在那些局部作了改善，分析改进局部是假设何工作的。6 .画出四管和六管单元与非门传输特性曲线。并说明为什么有源泄放回路改善了传输特性的矩形性。7 .四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。8.为什么TT1.与非门不能直接并联9. OC门在构造上作了什么改进，它为什么不会出现TT1.与非门并联的问题。第5章MOS反相器1 .请给出幽S晶体管的阈值电压公式,并解释各项的物理含义及其对闽值大小的影响（即各项在不同情况下是提高寓值还是降低阈值）2.什么是器件的亚阈值特性，对器件有什么影响3 .MOS晶体管的短沟道效应是指什么,其对晶体管有什么影响4 .请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电压和漏源电流的影响。5 .什么是沟道长度调制效应，对器件有什么影响6 .为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）7 .请画出晶体管的I1.Vni特性曲线,指出饱和区和非饱和区的工作条件及各自的电流方程（忽略沟道长度调制效应和短沟道效应）.8 .给出E/R反相器的电路构造，分析其工作原理及传输特性，并计算VTC曲线上的临界电压值。9 .考虑下面的反相器设计问题:给定V*,K'=30uA/，Vn=IV23 .采用O.35U1.a工艺的CMoS反相器,相关参数如下*Va3.3VNMOS：Va=0.6VI1.G=60uA(V)>i=8PMOStV1r=-O.TVfCo1.=25uA(W)p=12求电路的噪声容限及逻辑阅值.24 .设计一个CMoS反相器,NMOStVn=O.6VHqa=60uA/YPMOStVrr=-O.7VrCcr=25uA/电源电压为3.3V,1.i1.=1.r=O.8ua1)求V1.1.=1.,4V时的WWr.2)此CMOS反相器制作工艺允许Vn、%f的值在标称值有正负15%的变化,假定其他参数仍为标称值,求V.的上下限.25 .举例说明什么是有比反相器和无比反相器.26 .以QIOS反相器为例,说明什么是静态功耗和动态功耗.27 .在图中标注出上升时间&、下降时间打、导通延迟时间、截止延迟时间,给出延迟时间J的定义.假设希望tr=tf,求明多第6章CMOS静态逻辑门1 .画出MASB的QiOS蛆合逻辑门电路。2 .用()S蛆合逻辑实现全加器电路.3 .计算图示或非门的驱动能力.为保证最坏工作条件下,各逻辑门的驱动能力与标准反相器的特性一样,N管与P管的尺寸应假设何选取4 .画出EK的刎蛆合逻辑门电路,并计算该复合逻辑门的驱动能力e5.倚述BoS静态逻辑门功耗的构成。6 .降低电路的功耗有哪些方法7 .对比当FoE时,以下两种8输入的AND门,那种组合逻辑速度更快3/10第7章传输门逻辑一、填空1 .写出传输门电路主要的三种类型和他们的缺点:,缺点:;,缺点：(3),缺点：。2 .传输门逻辑电路的振幅会由于减小，信号的也较复杂，在多段接续时，一般要插入。3 .一般的说，传输门逻辑电路适合逻辑的电路。比方常用的和。二、解答题1.分析下面传输门电路的逻辑功能,并说明方块标明的MoS管的作用。2 .根据下面的电路答复以下问题:分析电路,说明电路的B区域完成的是什么功能,设计该局部电路是为了解决NMOS传输门电路的什么问题3 .假定反向器在理想的VJ2时转换,忽略沟道长度调制和寄生效应,根据下面的传输门电路原理图答复以下问题.(1)电路的功能是什么(2)说明电路的静态功耗是否为零,并解科原因。4,分析对比下面2种电路构造,说明图1的工作原理,介绍它和图2所示电路的一样点和不同点。.S1.图25 .根据下面的电路答复以下问题.电路B点的输入电压为2.5V,C点的输入电压为OV.当A点的输入电压如图a时,画出X点和OuT点的波形,并以此说明NiRS和P)S传输门的特点.A点的输入波形6 .写出逻辑表达式C=ASB的真值表,并根据真值表面出基于传输门的电路原理图。7 .一样的电路构造,输入信号不同时,构成不同的逻辑功能.以下电路在不同的输入下可以完成不同的逻辑功能,写出它们的真值表,判断实现的逻辑功能.S1.图28 .分析下面的电路,根据真值表,判断电路实现的逻辑功能.第8章动态逻辑电路一、填空1 .对于一般的动态逻辑电路，逻辑局部由输出低电平的网组成，输出信号与电源之间插入了栅控制极为时钟信号的,逻辑网与地之间插入了栅控制极为时钟信号的。2 .对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对PUN网只允许有跳变,PDN与PDN相连或PUN与PUN相连时中间应接入。二、解答题1 .分析电路，静态反向器的预充电时间，赋值时间和传输延迟都为T/20说明当输入产生一个0->1转换时会发生什么问题？当1->0转换时会假设何？如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。2 .从逻辑功能，Ft1.路规模，速度3方面分析下面2电路的一样点和不同点。从而说明CMOS动态组合逻辑电路的特点。图A图B3 .分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同，说明其特点。4 .分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同，分析它的工作原理。5 .简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。6 .分析以下电路的工作原理，画出输出端OUT的波形。7 .结合下面电路，说明动态组合逻辑电路的工作原理。第9章触发器1 .用图说明假设何给SR锁存器加时钟控制.2 .用图说明假设何把SR锁存器连接成D锁存器,并且给出所赢D锁存器的真值表3 .画出用与非门表示的SR触发器的MOS管级电路图4 .画出用或非门表示的SR触发器的第）S管级电路图5 .仔细观察下面RS触发器的幅员,判断它是或非门实现还是与非门6 .仔细观察下面RS触发器的幅员,判断它是或非门实现还是与非门5QQR实现7 .以以以下列图给出的是一个最倚单的动态锁存器,判断它是否有阈值损失现象,假设有,说明阈值损失的种类,给出两种解决方案并且阐述两种方案的优缺点,假设没有,写出真值表.C1.KX8 .以以以下列图给出的是一个最倚单的动态锁存器,判断它是否有阑值损失现象,假设有,说明阈值损失的种类,给出两种解决方案并且阐述两种方案的优缺点,假设没有,写出真值表.C1.KD=Qc5T-F½C1.K9.以以以下列图给出的是一个最简单的动态锁存器,判断它是否有阈值损失现象,假设有,说明阈值损失的种类,给出两种解决方案并且阐述两种方案的优缺点,假设没有,写出真值表。9.解释下面的电路的工作过程画出真值表.（提示注意图中的两个反相器尺寸是不同的）TC1.K解驿静态存储和动态存储的区别和优缺点对比.阚述龄态存储和动态存储的不同的的存储方法.观察下面的图,说明这个存储单元的存储方式,存储的机理.TC1.K14. 观察下面的图,说明这个存储单元的存储方式,存储的机理.C1.KT1C1.K15. 说明锁存器和触发器的区别并画图说明16. 说明电平灵敏和边沿触发的区别,并画图说明17. 建设时间18雉持时间19延迟时间18. 连接下面两个锁存器使它们构成主从触发器,并画出所连的主从触发器的输入输出波形图C1.KC1.K19. 简述下时钟堂叠的起因所在20. 以以以下列图所示的是两相时钟发生器,根据时钟信号把下面四点的的波形图画出21. 反相器的阈值一般可以通过什么进展调节22. 施密特触发器的特点23. 说明下面电路的工作原理,解释它假设何实现的施密特触发。24. 画出下面熊密特触发器的示意幅员.25. 同宽长比的PMoS和NMoS谁的阈值要大一些第10章逻辑功能部件1、根据多路开关真值表面出其组合逻辑构造的CMOS电路图。3、计算以下多路开关中P管和N管尺寸的比例关系。OOD34、根据以下电路图写出SUM和CO的逻辑关系式，并根据输入波形画出其SUM和G，的输出波形。5、计算以下逐位进位加法器的延迟，并指出假设何减小加法器的延迟。6、画出传输门构造全加器的电路图，以以以下列图中的P=BoA7、试分析以卜.桶型移位器各种sh输入卜.的输出情况。8、试分析以下对数移位器各种Sh输入下的输出情况。第11章存储器-、填空1.可以把一个4Mb的SRAM设计成Hirose90由32块组成的构造，每一块含有128Kb,由1024行和列的阵列构成。行地址（X）、列地址（丫）、和块地址（Z）分别为、位宽。2.对一个512X512的NoRMOS,假设平均有50%的输出是低电平，有一已设计电路的静态电流大约等于0.21m（输出电压为1.5V时），则总静态功耗为，就从计算得到的功耗看,这个电路设计的（“好"或"差"）。3.一般的,存储器由、和三局部组成。4.半导体存储器按功能可分为：和；非挥发存储器有、和；二、解答题1.确定图1中ROM中存放地址0,1,2和3处和数据值。并以字线W1.0为例，说明原理。Pu1.1.-down1.oadsB1.(0B1.111B1.2B1.(3)图1一个4×4fi<JORROM2.画一个2X2的MOSOR型ROM单元阵列，要求地址0,1中存储的数据值分别为01和00。并简述工作原理。3.确定图2中RoM中存放地址0,1,2和3处的数据值。并简述工作原理。的MOSNoR型RoM单元阵列,要求地址0,1中存储的数据值分别为(H和01。并简述工作原理。5.如图3为一个4X4的NORROM,假设此电路采用标准的0.2511CMOSPu1.1.-updevice工艺实现,确定PMOS上拉器件尺寸使最坏的情况下V“值不会高于1.5V(电源电压为2.5V)这相当于字线摆为IV。NMOS尺寸取(W1.)=42o图3一个4X4的NORROM6.确定图4中ROM中存放地址0,1,2和3处和数据值。并简述工作原理。图4一个4X4的NNDROM7.画一个2X2的MOSNAw)型ROM单元阵列，要求地址0,1中存储的数据值分别为10和10。并简述工作原理。8 .8.预充电虽然在NORROM中工作得很好,但它应用到NANDROM时却会出现某些严重的问题。请解释这是为什么9 .Sranbf1.ashme11ory,及dram的区别10 .给出单管DRAM的原理图。并按图中已给出的波形画出X波形和B1.波形，并大致标出电压值。11 .试问单管DRAM单元的读出是不是破坏性的假设何补充这一缺乏(选作)有什么方法提高refreshtime12 .给出三管DRAv的原理图。并按图中已给出的波形画出X和BU波形，并大致标出电压值。(选作)试问有什么方法提高rcfresh1.imc13 .对ITDRAM,假设位线电容为IpF.位线预充电电压为1.25V。在存储数据为1和0时单元电容CS(50fF)上的电压分别等于1.9V和OVo这相当于电荷传递速率为4.8%o求读操作期间位线上的电压摆幅。14.给出一管单元DRAM的原理图，并给出幅员。15 .以下两图属于同类型存储器单元。试答复以下问题：(1)：它们两个都是哪一种类型存储器单元分别是什么类型的(2)：这两种存储单元有什么区别分别简述工作原理。16 .画出六管单元的SRAM晶体管级原理图。并简述其原理。17 .第12章模拟集成电路根基1 .如图1.1所示的电路，画出跨导对V(Z的函数曲线。图1.12 .如图1.3所示，假设I/”。=。.6V,y=0.4V%,而20,=0.7V。如果V、从一8到0变化，画出漏电流的曲线。图1.33 .保持所有其他参数不变，对于1.=1.和1.=21.1,画出MOSFET的/“随V,“变化的特性曲线。4 .什么叫做亚阈值导电效应并简单画出1.og/。-VGS特性曲线。5 .画出图1.7中4的M和力随偏置电流1.的变化草图。OtvOmb-Vcki图1.76 .假设图1.9中的她被偏置到饱和区,计算电路的小信号电压增益.图1.97 .对比工作在线性区和饱和区的MOS为负载时的共源级的输出特性。8 .在图1.10（八）所示的源跟随器电路中，(w1.=20/0.5,I1=200x4,ywo=0.6V,2。,=0.7V,(750网八户和片().3%。（八）计算,=1.2V时的Vi(b)如果1.用图1.10(b)中的M2来实现,求出维持M2工作在饱和区时(W1.%的最小值。图1.10（八）图1.10(b)9 .如图1.u所示,晶体管她得到输入电压的变化%并按比例传送电流至50Q的传输线上.在图1.11（八）中,传输线的另一蟠接一个50g的电阻;在图1.u(b)中,传输线的另一端接一个共播极。假设式=7=。计算在低频情况下,两种接法的增嘤手。aVivS1.1.1.（八）图1.11(b)10 .什么是差动信号简单举例说明利用差动信号的优势。I1.在图1.12所示的电路中,管的宽度是%的两倍计算5、和/G的偏置值相等时的小信号增益.图1.1212 .图1.13电路中,用一个电阻而不是电流源来提供IaA的尾电流=25/0.5,y=0.6VfC=50AV,=0,V1.1.=3V.（八）如果R.上的压降保持在0.5Vf则输入共模电压应为多少(b)计算差模增益等于5时R、的值.图1.1313 .在图1.143)中，假设所有的晶体管都一样，画出当V、从一个大的正值下降时和V,的草图。图1.14（八）14 .在图1.15中，如果所有的管子都工作在饱和区，忽略沟道长度调制，求跖的漏电流。16 .假设图1.16中所有的晶体管都工作在饱和区,且W"),=仲)，A=r=o,求/,的表达式。图1.15图1.1617 .简要表达与温度无关的带隙基准电压源电路的根本原理。18 .图11.17中，电路被设计成额定增益为10,即1.+RR=10°要求增益误差为1%,确定A的最小值。图1.17第13章A/D、D/A变换器1.简单给出D/A变换器的根本原理2.给出DAC的主要技术指标及含义。3.试对比几种常用的DAC的优缺点。4. 一个D/A变换器有IoV的满量程输出，且分辨率小于40mV,问此D变换器至少需要多少位5.在图2.1中所示的T型D/A变换器中，设N=8，Vw=10V。当输入分别为100oOoOo及O1.1.1.I1.1.I时，求输出电压值。图2.16. 画出一个简单的用传输门实现的电压定标的3位DAC07. D/A变换器的设计原则应从几个方面权衡。8.简单给出A/D变换器的根本原理。9.给出ADC的生耍技术指标及含义。10.试对比儿中常用A/D变换器的优缺点，并指出它们在原理上各有何特点。11.一个4位逐次逼近型A/D变换器，假设满量程电压为5V,请画出输入电压为2.8V时的判决图。第二局部参考答案第0章绪论1 .通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。2 .小规模集成电路(SSI),中规模集成电路(MSI),大规模集成电路(VSI),超大规模集成电路(V1.SI),特大规模集成电路(U1.SI),空大规模集成电路(GSu3 .双极型(BJT)集成电路,单极型(MOS)集成电路,Bi-CMoS型集成电路04.数字集成电路，模拟集成电路，数模混合集成电路。5 .集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。是衡量集成电路加工和设计水'F的重要标志。它的减小使得芯片集成度的直接提高。6.名词解释：集成度：一个芯片上容纳的晶体管的数目wafersize：指包含成上百个芯片的大圆硅片的宜径diesize：指没有封装的单个集成电路摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小五倍。第1章集成电路的根本制造工艺1 .减小集电极串联电阻，减小寄生PNP管的影响2 .电阻率过大将增大集电极串联电阻，扩大饱和压降，假设过小耐压低，结电容增大，且外延时下推大3 .第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4 .P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5 .NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位6 .首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方法在N阱里加隐埋层，使NPN管的集电极电阻减小。提高器件的抗门锁效应。7.8.寄生效应依管工作在正向留生晶体管的发;反向工作区时,NPN工作在饱和第2章集成电路中的晶体，1.PNP管为四层三结晶工作区时，即NP的发一射极反偏所以它就截寄生管子工作在正向I区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向NPN的发射极电流作为无用电流流向衬底。此时寄生效应也不能忽略2.在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的欧姆体电阻，他们会对晶体管的工作产生影响。3 .MOS晶体管的有源寄生效应是指MOS集成电路中存在的一些不希望的寄生双极晶体管、场区寄生VOS管和寄生PMPN（闩锁效成），这些效应对MoS器件的工作稔定性产生极大的影响。4 .在单阱工艺的VOS器件中（P阱为例），由于NMoS管源与衬底组成PN结，而PMOS管的源与衬底也构成一个PN结，两个PN结串联组成PNPN构造，即两个寄生三极管（NpN和PNP）,一旦有因素使得寄生三极管有一个微弱导通，两者的正反响使得电流积聚增加，产生H锁现象。影响：产生FI锁后，如果电源能提供足够大的电流，则由于电流过大,电路将被烧毁。5 .幅员设计时：为减小寄生电阻Rs和Rw,幅员设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进展合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以、阱CMoS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PW管的寄生电阻Rs,可在高浓度硅上外延低浓度硅作为衬底，抑制FI锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；具体应用时：使用时尽量防止各种串扰的引入，注意输出电流不易过大。6 .在第二次光刻生成有源区时，进展场氧生长前进展场区离子注入，提高寄生MoSFET的阈值电压，使其不易开启；增加场氧生长厚度，使寄生VoSFET的阈值电压绝对值升高，不容易开启。7 .(1)增大基区宽度：由工艺决定：(2)使衬底可靠接地或电源。第3章集成电路中的无源元件1 .双极性集成电路中最常用的电阻器是基区扩散电阻MOS集成电路中常用的电阻有多晶硅电阻和用MOS管形成的电阻。2 .反偏PN结电容和MOS电容器。3 .基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时外表的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。4 .长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一端则产生空洞，严重时甚至会断裂。5 .r(1.W)=R=IK1.W=5I=VR=1.11P=(I*I*r)(W1.)公式变形W=6.32注意：这里各单位间的关系，宽度是微米时，要求电流为电安，功率的单位也要化成相应的微米单位。第4章TT1.电路1 .名词解释电压传输特性：指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示，与晶体管电压传输特性相似开门/关门电'F:开门电平V1.Hmin-为保证输出为额定低电平时的最小输入高电平(V0);关门电平VI1.inaX-为保证输出为额定高电平时的最大输入低电平(VOFF)。逻辑摆幅：-输出电平的最大变化区间，V1.=VOH-VO1.o过渡区宽度：输出不确定区域1非静态区域)宽度，VW=VIHmin-VI1.maxe输入矩路电流【指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。输入漏电流(拉电流，高电平输入电流，输入穿插漏电流)HH-指电路被测输入端接高电平，而其它输入端接地时，流过接高电平输入端的电流。静态功耗-指某稳定状态下消耗的功率，是电源电压与电源电流之乘积。电路有两个稳态，则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。瞬态延迟时间Id-从输入电压Vi上跳到输出电压Vo开场下降的时间间隔。DeIay-延迟。瞬态下降时间输出电压Vo从高电平VOH下降到低电平VO1.的时间间隔。FaII-下降。瞬态存储时间ts-从输入电压Vi下跳到输出电压Vo开场上升的时间间隔。StOrage-存储。瞬态上升时间tr-输出电压Vo从低电平VO1.上升到高电平VoH的时间间隔。RiSe-上升。瞬态导通延迟时间IPH1.-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需要的时间。2 .当输入端的信号，有任何一个低电平时：Q1.饱和区Q2截至区Q3饱和区04截至区当输入端的信号全部为高电平时：Q1.反向区Q2饱和区Q3饱和区Q4饱和区3 .Q5管影响最大，他不但影响截至时间，还影响导通时间。当输出从低电平向高电平转化时.，要求Q5快速退出饱和区，此时如果再导通时IB5越大，则保和深度约大，时间就越长。当输出从高电平向低电平转化时.，希望Q5快速的存储的电荷放完，此时要求IB5尽可能的大。设计时，IB5的矛盾带来了很大的困难。4 .两管与非门：输出高电平低，瞬时特性差。四管与非门：输出采用图腾柱构造Q3D,由于D是多子器件，他会使TPIh明显下降。D还起到了点评位移作用，提高了输出电平。五管与非门：达林顿构造作为输出级，Q4也起到点评位移作用，达林顿电流增益大，输出电阻小，提高电路速度和高电平负载能力。四管和五管在瞬态中都是通过大电流减少Tp1.h.静态中提高了负载能力和输出电平。5 .六管单元用有源泄放回路RB-RC-Q6代替了R3由于RB的存在，使Q6比Q5晚导通，所以Q2发射基的电流全部流入Q5的基极，是他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当Q5饱和后Q6将会替它分流，限制了Q5的饱和度提高了电路速度。在截至时Q6只能通过电阻复合掉存储电荷，Q6比Q5晚截至，所以Q5快速退出饱和区。6 .由于六管单元在用了有源泄放回路，使Q2-Q5同时导通，四管单元由于Q2进入饱和后，电阻对Q5的基极电流有分流作用，四管单元此时是由于Q2进入饱和区而Q5还未进入饱和区BC段是所对应的传输特性曲线。所以说改善了传输特性的矩形性。7 .输出高电平偏低:VCE3和R5上的电压过大,可以通过减小VCE3和IC3来实现。输出高电平偏高：VCE5上的电压偏高，可以通过增加IIB5来增大Q5饱和度。8 .当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出低电平的管子烧坏。并会使数出低电平抬高，容易造成逻辑混乱。9 .去掉Tr1.门的高电平的驱动级，oc门输出端用导线连接起来，接到一个公共的上拉电阻上，实施线与，此时就不会出此案大电流灌入，Q5不会使输出低电平上升造成逻辑混乱。第5章MOS反相器1 .答:公式：Vt=2f普快普1.OXC(WCoX其中：ms为了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的外加电压，一般情况下，金属功函数值比半导体的小，<1>MS一般为负。2y是开场出现强反型时半导体外衣所需的外表势，也就是跨在空间电荷区上的电压降。对于NMOS数值为正富是为了支撑半导体外发出现强反型所需要的体电荷所需要的外1.OX加电压。于NMOS数值为正空是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加的外加电压，对于绝缘层中的正电荷，需要加负电压才能其拉到平带，一般为负。华是为了调节阈值电压而注入的电荷产生的影响，对于NMoS,注入P型杂质，为正值。2 .答：器件的亚阈值特性是指在分析MoSFET时，当VgSeth时MoS器件仍然有一个弱的反型层存在，漏源电流Id并非是无限小，而是与VgS呈现指数关系，这种效应称作亚阈值效应。影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。3 .答：短沟道效应是指：当MOS晶体管的沟道长度变短到nJ以与源漏的耗尽层宽度相对比时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一局部受源、漏控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的现象影响：由于受棚控制的耗尽区电荷不断减少，只需要较少的栅电荷就可以到达反型，使阈值电压降低；沟道变短使得器件很容易发生载流子速度饱和效应。4 .答：刻于PMoS晶体管，通常情况下衬底和源极都接最高电位，衬底偏压VIB=0,此时不存在村偏效应。而当PMoS中因各种应用使得源端电位达不到最高电位时，衬底偏压VBS>0,源与衬底的P结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电压（绝对值）提高，即产生衬偏效应。影响：使得PMOS阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电流减小O5 .答：MOS晶体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应”。影响：当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区Dff1.S之间电流源非理想。6 .答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过一定值时，由于我流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流根本不随漏源电压发生变化，产生饱和特性。7 .答：非饱和区饱和区VDSsat=VGSVthVds非饱和区:条件：0<Vos<Vcs-Vth方程：a="C,9(%-%Q½-!%J饱和区：条件：<Vfis-V1.1.1.<Vns*磔1DS=1C“7；(%1.vThYHTE：/1.8.解:7777VXVto时，K处于截止状态，不产生任何海极电流。随着输入电压增加而超过Vn）时，M1.开场导通，漏极电流不再为0,由于漏源电压VW=V山大于V:V0,因而业初始处于饱和状态。随着输入电压增加，漏极电流也在增加，输出电压Vw开场下降，最终，输入电压大于Va+Vm,M1.进入线性工作区。在更大的输入电压下，输出电压继续下降，M1.仍处于线性模式。传输特性曲线如图示：I)ViwVKI时，截止,Vnu1.=Vm=Vn02) V1.n=Va1.=VIW时,Vwii=Vo1.M,:VcsFVin=VroVE=VMn=V(I1.Vds<Vcs-VwV非饱和导通Ih=(V«>-V.ut)/R1=(Vro-Vo1)/R1Im=Ks(V<s-V10)V1.is-12V)=K、(V110-Vtn)Va-1.2V«2)')1.'K>-V1o+1/KR-(V)-V11)*1.KpR-2V().1.KpR为使Va-0,要求KR»1Vm3) V,=%,时，M.：Vcs=Vin=V1.1.VIG=V5vds>vcs-vto一饱和导通Ir=(Vio-Vert)/R11.=1.2Kv(VGS-V1.0)i=1/2Kx(Vin-Vro)tVIu=Ik,对V”微分，得：-1.R1(dV1,111dVin)=K、(Vin-VIn)VdV<utdV1.n=-IV11=Vin=V10+I/O,.，此时VM=Vtt>T2KR4) V111=V111H,M,：Vcs=Vin=V1.1.1.3刈*VdsVcs-VtoMI非饱和导通Ir=(Vm-Vou1)ZR1Im=Kk(VGS-VK1.)V1.12V)=Kx(v1.-VnI)Vx1.2Vut2)VIm=I.,对V“,微分，得：-1.R>(dV1.,u1.dVi1.1.)=Kx(Vut+(V1.n-V111)dVu,dVin-V1.t(dVutdV1.0).dVwdMn=-IV1H=V1.ft=V<>+2V.t-1KR1.代回等式，得：VS=QddBKnR1.*VUKo+#ViXy3KNR1.-1/KXR1.9 .解：VW=VM时，晶体管非饱和导通,Vin=V,m=Vh>(Vmi-Viiui)/R1=KJ(W1.)(Vm-V11)V1.1.2Vct2)代值解得:Rt(W/1.)=2.05X1OSQ可以选择不同的W/1.和R1.值以满足Vw=0.2V,在最终设计中二者的选取还需考虑其他因素，如电路功耗与硅片面积。表中列出了一些设计中W/1.和Ri可能的取值和对应每种取值估算的平均宜流功耗。W/1.RjKQ)PR(UW)1205.058.52102.5117.1368.4175.4451.3233.9541.0292.7634.2350.8由表可见，随着R1.的减小，直流功耗显著增加，W/1.也同时增加。假设考虑降低平均直流功耗，可选择较小的宽长比人和较大的负载电阻R1.,而制造较大的R1.需要较大面积的硅区，则还需要在功耗和面积之间折中。10 .解：(W1.)=40uV-KvR1.=8ViViWVK1.时，驱动管截止，Vout=Vw=Vt=5VVi=V(1.(-V1o+1KR-J(VDD-Vn)+“KNR1.)2-2Vdd，KNR1.1.z1.7VVi1.=Vto+1KxR1.=0.925VVIii=Vo+小VDDJ3KNR1.-1/KsR=1.97V.Vw1.=Vi1.-ViO.78VVy,=Va,-V1,F3.03Vk过小，会导致识别输入信号时发生错误。为得到较好的抗噪声性能，较低的信号噪声容限应至少为V皿的"4,即VDO=5V时取1.25Vo11.解：V=Vt<1.-Vo+1/KR-JVg.Vjtq+1,1.KNR1.)?-2VyKNR1.代值解得K、Ri=2AV11=Vo+1K=1.5VV1.II=VTO+#VDD.'3KNR1.一1/KxR=3.IV而v(<t=V10=5VVwt=Vn-Vw=O.9VV三=V<h-Vih=1.9V12 .答：采用负载电阻会占用大量的芯片而积，而晶体管占用的硅片面积通常比负载电阻小，并且有源负载反相器电路比无源负载反相器有更好的整体性能。13 .答：根据给增强型负载提供不同的栅极偏压，负载晶体管可以工作在饱和区或线性区。饱和增强型负载反相器只要求一个独立的电源和相对简单的制造工艺，并且Va限制在1.T-而线性增强型负载反相器的以=%,噪声容限高，但需要使用两个独立的电源。由于二者的直流功耗较高