(完整版)EDA期末考试题06.docx

A.条件相与的逻辑B.条件相或的逻辑C.条件相异或的避辑D.三态控制电路7 .在一个VHDL设计中Idata是一个信号，数据类型为StdJOgijvcctor,试指出下面那个赋值语句是错误的.DA. idata<=uOOOOllliw：B. idata<=bt,0000_1111W;C. idata<=X"AB”；D. idata<=B"21”;8 .在VHDL语言中，下列对时钟边沿检测描述中,错误的是J2A. ifelk,eventandeIk=TthenB. iffalling.edge（elk）thenC. ifelk'eventandelk='0'IhenD. ifelk,Stableandnotelk=*then9 .请指出AlieraCyclone系列中的EPIC6Q240C8这个器件是属于_CA.ROMB.CPLDC.FPGAD.GAL二、EDA名词解释，Go分）写出下列缩写的中文（或者英文）含义：IASIC专用集成电路2FPGA现场可编程门阵列3CPLD复杂可编程逻辑器4EDA电子设计自动化5IP知识产权核6SOC单芯片系统简要解择JTAG,指出JTAG的用途JTAG.jointtestactitMigroup,联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用F器件测试、编程下载和配置等操作。考试课程EDA技术与VHDL考试日期成绩参考答案课程号教师号任课教师姓名考生姓名学号（8位）年级专业一、选择题：（20分）1 .下列是EDA技术应用时涉及的步骤：A.原理图/HDL文本输入：B.适配：C.时序仿真：D.编程下载：E.硬件测试：F.综合请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：A-F_B-CD-E2 .PLD的可编程主要基于A.LUT结构或者B.乘积项结构：请指出下列两种可编程逻辑于的可编程结构：FPGA基于ACPLD基于B3 .在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于A.FPGAB.CPLD两类器件：一位热码状态机编码方式适合于一A一器件：顺序编码状态机编码方式适合于一B一潺件：4 .下列优化方法中那两种是速度优化方法：B.,D-A.资源共享B.流水线C串行化D.关键路径优化单项选择题：5 .综合是EDA设计流程的关键步骤.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程：在下面对综合的描述中，_D是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA心PLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C,综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。6.嵌套的IF语句，其综合结果可实现一0-0D.综合是纯软件的转换过程，与器件硬件结构无关；BEGINIFCLKiEventandclk=,l,then一TMPv=a；ENDIF;"ENDPROCESS;OUTLED:PROCESS(TMP)一BEGINCasetmpis-WHEN0000->LED7S<-w011illi;WHEN°OOO1"->LED7S<-hOOO0110w；一WHENw0010->LED7S<-w1011011w;"WHENwOO11"=>LED7S<三-1OOllllw;WHEN,0100"=>LED7S<=f,1100110f,;WHENw0101"=>LED7S<=,1101101tl;WHENw0110=>LED7S<="1111101w;WHENwOlll"->LED7S<-w0000111w;一WHENm1000"->LED7S<-wIllllilw;"WHENm1001-=>LED7S<三t,1101111"；一ENDCASE;-ENDPROCESS；ENDone;I在程序中存在两处错误，试指出，并说明理由：在MAX+Plusll中编译时，提示的错误为：Error:Linel4:Filef:uploadedamaxplusiimy_prqjs8_5Ued7seg.vhd:TyPeeITOrtypeinwaveformdementmustbe"std_ulogic"Error:Linel9:Filef:upload£damaxplusiimy_prqjs8_5led7seg.vhd:VHDLsyn(axerror:expectedchoiceSineasestatemeni14彳丁，TMP和A矢量位宽不一致9行，case语句缺少Whenothers语句处理剩余条件2. 修改相应行的程序(如果是缺少语句请指出大致的行数)：错误I行号：9程序改为：SIGNALTVP:STD-LOGICLVECToR(3DoWNTO0):错误2行号：29程序改为:这行后添加wenothers=>null;三、VHDL程序填空：（10分）下面程序是参数可定制带计数使能异步究位计数器的VHDL描述，试补充完整。N-bitUpConterwithLadrCountEnable,andAsyncbronousResetIibraryieee;useIEEE.std_logic_1164.all;useIEEE.std_:Qgic-u11igncd.all;useIEEE.std_logic_arith.all;entityconter-nisgeneric(width:integer:=8);port(data:instd-logic-vector(width-ldowntoO>1.oadren,elk,rst:InstcieIogic;q:outstd_iogic_vector<wldth-IdowntoO)>©ndcounter_n;architectrebehaveofcounter-nissignalcount:std_logic_vector(width-ldowntoO);beginprocess(elk,rst)beginIfrst-11,thencont<=(othrs=>'O,);一清零15ifclktevetandclk=,1rthen边沿检测ifload-,lithencont<-data;cl«ifen='】,thencount<=count+l;endif;endif;endprocess;q<-count;endbehave;四、VHDL程序改错：(10分)仔细阅读下列程序，回答问题1.ibraryieee;USEIEEE.STDLOGIC1164.ALL;ENTITYLED7SBGISport(Ajinstdlogicvectorodowntoo)；CLK:INSTDIXXnC;-51.ed7s：Outstdlogicvector<6downtoo)；-6ENDLED7SEG;-7ARCHITECTUREoneOFLED7SEGIS8SI弥ALTMP：STDLOGIC；9BEGIN-SYNC:PROCESS(CLKrA)五、阅读下列VHDL程序，画出相应RTL图：GO分)(a)用if语句。(b)用CaSe语句<c)用MhendSe语句。(d)用Withselect语句©1.ibraryieee;Useieee.Stdlogici164.all；ENTITYthreeISPORT(Clk,dINSTD_LOGIC;Sdot:outTDLOGIC);END;ARCHITECTUREbhvOFthreeISSIGNALtmp:STD_LOGIC；BEGINPliPROCESS(Clk)BEGINIFrising_edge(elk)THENTmp<=d;dout<三tmp;ENDIF；Endprocesspi；ENDbhv;1.ibraryieee;Useieee.std-logic-l164.all;EntitymymuxisPort(sei:instd-logic-vector(IdowntoO);Ain,Bin:instd-logic-vector(LdowntoO);Cout:ot5tdlogicvector(1downtoO)Endmymux;ArchitectureoneBeginProcess(sel/BeginIfael-ELsifselCLsifselOfmyrouxisain,bln)u00*thencout<-"0ImnCQUtHmthenCoUtalorbin<-aiorbin;<=aiandbin;Elscot<=ainnorbi;EndifEndprocess;Endone;ArchiteeturetwoofmynuxisBinProcess<sei,ainrbin)Begin-选择信号输入一致他输入Mhe、"cout<Whe、-cout<Whe、"cout<wheothers三>cotinorbin;ain×orbin;inandbin;<三innorbin;Endcas六、写VHDL程序：(20分)Endprocess;Endtwo;2一看下面原理图，写出相应VHDL描述1.数据选择器MUx其系统模块图和功能表如下图所示。试采用下而四种方式中的两种来描述该数据选择器MUX的结构体。SELCOUTOOAorBOlAxorBIOAandBIlAnorBOTHERS“XX”1.ibraryieee;Useieee.std-logic-l164.all；EntitymyeLrisPort(ain,binrclk:instd_logic;Cout:outstd_Logic>Endmycir;ArchitectureoneofmycirisSignaltb,tc;beginProcess(clk>beglnIfclk'ventandclk='1,thentledif;Endprocess;Process(clkrtc)beginIfclk-、Lthencot<-tc;end!f;Endprocess;Tc<-ain×ortb;Endone;七、综合题（20分）用VHDL设计两层升降平台控制器图a是一个两层的升降平台示意图，一层和二层各有一个按钮用来呼叫升降图a两层升降平台示意图对应图a的升降平台控制器，拟用VHDL语言设计一个电路模拟其控制逻辑，图b为该VHDL电路的设计模块图。问题1,请完成CmK）O模块的VHDL设计（实体部分已给出，不用写），参考的仿真波形如图C所0iiiTo-ZNUoHillll川IllIIlIlIlMTT|!迎!出出工CoVrV0GBQUO图（Xm100仿真波形图ArchitectureoneofcntlOOIsBeginProcess(clkren)VariableqistdeIogiceVector<7downto0);Begin，,：q+1;Endif;Ifq<*01100100*thencot<=%0,;Elsecout<=,l;Endif;Endprocess;Cndone;doorupdown/2/2Clkrstcallarr图b两层升降平台控IM器设计模块图图b中的CnUOo模块用来控制升降台开关门延时，elev2为升降平台状态控制器。升降台闸门由打开到关闭或由关闭到打开时,elev2模块向CnUOO模块输出个en计数使能信号（高电平有效）,cnUOO模块计数溢出（三KX）时Cm100输出COUt信号为高电平，同时CnUOO计数停止。CntlOO模块的实体描述如下所示：1.ibraryieee;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL；Entitycnt100isPORT<CLKfEN：INSTD_LOGIC；-B<,.使能信号CoUT：0UTSTD_LOGIC）.-滋出信号Endcnt100：请根据clcv2的VHDL描述画出其状态迁移问题3,根据图b所示升降平台模块图，写出升降平台控制器ELEVJrOP的VHDL顶层描述:1.ibraryieee;Useieee.std-logic-l164.all;EntityelevisInstdlogic;Instdloglcvector(2downto1);Port<clkrrst:Call/arr:Door,uprdown:otstdlogic)EndeLev;ArchitectureonofComponentCNTlOO PORT (CLK, COUENDcomponent;componentelev2 port(elk, cou calarrdoo-时钟，使能信号 一溢出信号up:dowen:endeomponenc；SignalenarCOutbeginUIZcntlOOportcnapu2:elev2portmapendone;clevisEN:1NSTDDoGIC;-OUTSTDLOGIC”isrst:instdlogic;：instdlogic;:Instdlogicvector(Instdlogicvector(2三ottdlogic;Outstdlogic;:。UtStdIogiCloutstdlogic>：stdloglc；(clkrenacout);(clkrrat,coutrcall.一时钟、越位信号一定时溢出信号2downtol>一呼叫信号downtol);-至U达信号-115ft5.低电平开11-上升信号一下降信号一延时计数清零、使能信号arr,doorrup,down,ena)问题2,以下是dev2模块的VHDL描述:Iibraryieee;seieee. std-logic_1164. all;en tityelev2isport(elk, COUt callrgjinstd_logic;-时钟、复位信号:instd-logic;-定时溢出信号:instd-logic-vector (2downtol);-呼叫信号arr door:instd_logic_vector (2downtol);一至 U 达信号:outstd_logic; OUtStd_Logic;：outstd_Logic; outstd-logic;一门控信号，低电平开门endelev2;architectur constan constan constan conatan constan constanbeha CLl: 0P1: UPl: DN2:CL2:0P2:ofelev2isstd-logic-veetor(2 3td-logic-veetor(2 StdeLogiceVector(2 std-logic-vector(2 std-logic-vector(2 std-logic-vector(2一上开信号一一下降信号延时计数清零、使能信号downt。 downto downto downto downto downto“000”； -一楼关门 wIOOr;一楼开门 BCI0"；一 一楼上升 wOOl"-二楼下降 wOll""二楼关门“111-；一-二楼开门signalcontrol begin:std_logic_vector (2downto0) j状态控制信号0door<-notcontrol(2);up<-control(1)；down<-e<trol(O);processelk.rstarrrcallVeriableven三5td-logic;begin)ifrst-1tthenelsifclk,eventandlscontrol<-CLl;clk=,l,thencasecontrolWbenCLl=>ifcouB'l'then-关门已完毕ifcall(1)='1,thencontrol<=lsifcalP5y三nfcth'0'；encontColelsecontroK=CLl;n<=i11;<=UPl；enenelsecontrol<-CLl;en<-,1;dif;Ifcat='lthM一开门已完毕endif*When°P1>ifcall(1)=,1,thencontrol<=OPL;en<=,1,elaecontro<-CLl;en<-0endif1OPlen<-1t;/endif;whenUPl三>ifrr(2)三,l'thecontrol<三C.l3econtrol<三UPlendif;whenDN2三>,thecontrol<三C;elaecontrol<-DN2endif;whenCL2->ifcout-lthen-关门已完毕ifcall(2>三,1rthencontrol<=el5ifca0P2;en<=Oi;11(1)=,1,thencontrolelsecontrol<=<=DN2;enen<1CL2n<=1l,;dif;elsecontrol<-CL2;en<-,1i;endif;When0P2->ifc6it='1th8Ji一开门已完毕ifcdl1(2>,1rthencontrol<=elsconOP2en<-en'1'trol<三CL2jn<三t0;dif;«ndi；lsecontrol<s0P2;en<=*1t;f；Whenothers=>ifarr(10=1Lithencontrol<=CL1;elsecontrol<-CL2;endif;endase;endif;endprocess；endbehav;