第5微机原理与接口技术课件清华大学.ppt

1,第5章 存储器系统,2,主要内容：,存储器系统的概念半导体存储器的分类及其特点半导体存储芯片的外部特性及其与系统的连接存储器扩展技术高速缓存,3,5.1 概 述,主要内容：存储器系统及其主要技术指标半导体存储器的分类及特点两类半导体存储器的主要区别,4,一、存储器系统,5,1.存储器系统的一般概念,将两个或两个以上速度、容量和价格各不相同 的存储器用硬件、软件或软硬件相结合的方法 连接起来系统的存储速度接近最快的存储器，容量接近 最大的存储器。,构成存储系统。,6,2.两种存储系统,在一般计算机中主要有两种存储系统：,Cache存储系统,主存储器高速缓冲存储器,虚拟存储系统,主存储器磁盘存储器,7,Cache存储系统,对程序员是透明的目标：提高存储速度,Cache,主存储器,8,虚拟存储系统,对应用程序员是透明的。目标：扩大存储容量,主存储器,磁盘存储器,9,3.主要性能指标,存储容量（S）（字节、千字节、兆字节等）存取时间（T）（与系统命中率有关）命中率（H）T=H*T1+（1-H）*T2单位容量价格（C）访问效率（e）,10,4.微机中的存储器,通用寄存器组及 指令、数据缓冲栈,高速缓存,主存储器,联机外存储器,脱机外存储器,片内存储部件,内存储部件,外存储部件,11,二、半导体存储器,12,1.半导体存储器,半导体存储器由能够表示二进制数“0”和“1”的、具有记忆功能的半导体器件组成。能存放一位二进制数的半导体器件称为一个存 储元。若干存储元构成一个存储单元。,13,2.内存储器的分类,内存储器,随机存取存储器（RAM）只读存储器（ROM）,14,随机存取存储器（RAM）,RAM,静态存储器（SRAM）动态存储器（DRAM）,15,只读存储器（ROM）,只读存储器,掩模ROM一次性可写ROMEPROMEEPROM,16,3.主要技术指标,存储容量存储单元个数每单元的二进制数位数存取时间实现一次读/写所需要的时间存取周期连续启动两次独立的存储器操作所需间隔的最小时间可靠性功耗,17,5.2 随机存取存储器,掌握：SRAM与DRAM的主要特点几种常用存储器芯片及其与系统的连接存储器扩展技术,18,一、静态存储器SRAM,19,1.SRAM的特点,存储元由双稳电路构成，存储信息稳定。,p199,20,2.典型SRAM芯片,掌握：主要引脚功能工作时序与系统的连接使用,21,典型SRAM芯片,SRAM6264：容量：8K X 8b外部引线图,外部引脚,22,6264芯片的主要引线,地址线：A0-A12；数据线：D0-D7；输出允许信号：OE；写允许信号：WE；选片信号：CS1，CS2。,23,6264的工作过程,读操作写操作,工作时序,24,3.8088总线信号,8088总线,A19-A0,A15-A0,MEMR、MEMW,IOR、IOW、AEN,存储器,输入/输出,RD、WR,25,4.6264芯片与系统的连接,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,译码电路,高位地址信号,D0D7,SRAM 6264,8088总线,+5V,26,5.存储器编址,00,11,00,00,11,11,00,00,01,01,10,10,低位地址（片内地址）,高位地址（选片地址）,27,存储器地址,片选地址,片内地址,高位地址,低位地址,内存地址,28,6264芯片的编址,片首地址,A19,A12,A0,A19,A12,A0,0 0 0 0 0 0 0 0 0 0 0 0 0,X X X X X X X,X X X X X X X,1 1 1 1 1 1 1 1 1 1 1 1 1,片尾地址,29,存储器编址,00,11,00,00,11,11,00,00,01,01,10,10,CS,0,0,译码器,1,CS,30,6.译码电路,将输入的一组高位地址信号通过变换，产 生一个有效的输出信号，用于选中某一个 存储器芯片，从而确定了该存储器芯片在 内存中的地址范围。将输入的一组二进制编码变换为一个特定 的输出信号。,31,译码方式,全地址译码部分地址译码,32,全地址译码,用全部的高位地址信号作为译码信号，使 得存储器芯片的每一个单元都占据一个唯 一的内存地址。,33,全地址译码例,A19,A18,A17,A16,A15,A14,A13,&,1,CS1,1,SRAM 6264,CS2,+5V,0,1,1,1,1,0,0,0,34,6264芯片全地址译码例,片首地址,A19,A12,A0,A19,A12,A0,0 0 0 0 0 0 0 0 0 0 0 0 0,1 1 1 1 0 0 0,1 1 1 1 0 0 0,1 1 1 1 1 1 1 1 1 1 1 1 1,片尾地址,该6264芯片的地址范围=F0000HF1FFFH,35,全地址译码例,若已知某SRAM 6264芯片在内存中的地址为：3E000H3FFFFH试画出将该芯片连接到系统的译码电路。,36,全地址译码例,设计步骤：写出地址范围的二进制表示；确定各高位地址状态；设计译码器。,片首地址,A19,A12,A0,A19,A12,A0,0 0 0 0 0 0 0 0 0 0 0 0 0,0 0 1 1 1 1 1,0 0 1 1 1 1 1,1 1 1 1 1 1 1 1 1 1 1 1 1,片尾地址,37,全地址译码例,A19,A18,A17,A16,A15,A14,A13,&,1,CS1,高位地址：0011111,SRAM 6264,CS2,+5V,0,0,1,1,1,1,1,0,38,部分地址译码,用部分高位地址信号（而不是全部）作为译码 信号，使得被选中得存储器芯片占有几组不同 的地址范围。下例使用高5位地址作为译码信号，从而使被 选中芯片的每个单元都占有两个地址，即这两 个地址都指向同一个单元。,39,部分地址译码例,两组地址：F0000H F1FFFH B0000H B1FFFH,A19,A17,A16,A15,A14,A13,&,1,6264CS1,1,1,1,0,0,0,高位地址：111000,1011000，,1111000,40,应用举例,将SRAM 6264芯片与系统连接，使其地址范围为：38000H39FFFH。使用74LS138译码器构成译码电路。,41,存储器芯片与系统连接例,由题知地址范围：0 0 1 1 1 0 0 0 0 0 0 1 1 1 0 0 1 1,高位地址,A19,A12,A0,42,应用举例,D0D7,A0,A12,WE,OE,CS1,CS2,A0,A12,MEMW,MEMR,D0D7,A19,G1,G2A,G2B,C,B,A,&,&,A18,A14,A13,A17,A16,A15,VCC,Y0,43,二、动态随机存储器DRAM,44,1.DRAM的特点,存储元主要由电容构成；由于电容存在的漏电现象而使其存储的信息不稳定，故DRAM芯片需要定时刷新。,45,2.典型DRAM芯片2164A,2164A：64K1bit采用行地址和列地址来确定一个单元；行列地址分时传送，共用一组地址信号线；地址信号线的数量仅 为同等容量SRAM芯 片的一半。,46,主要引线,行地址选通信号。用于锁存行地址；列地址选通信号。地址总线上先送上行地址，后送上列地址，它们 分别在#RAS和#CAS有效期间被锁存在锁存器中。DIN：数据输入DOUT：数据输出,WE=0WE=1,WE：写允许信号,RAS：,CAS：,数据写入,数据读出,47,工作原理,数据读出数据写入刷新,工作时序,48,刷新,将存放于每位中的信息读出再照原样写 入原单元的过程-刷新,刷新时序,49,3.2164A在系统中的连接,与系统连接图,50,三、存储器扩展技术,51,1.存储器扩展,用多片存储芯片构成一个需要的内存空间；各存储器芯片在整个内存中占据不同的地址范 围；任一时刻仅有一片（或一组）被选中。存储器芯片的存储容量等于：单元数每单元的位数,字节数,字长,扩展单元,扩展字长,52,2.存储器扩展方法,位扩展字扩展字位扩展,扩展字长,扩展单元数,既扩展字长也扩展单元数,53,位扩展,构成内存的存储器芯片的字长小于内存单元 的字长时需进行位扩展。位扩展：每单元字长的扩展。,54,位扩展例,用8片2164A芯片构成64KB存储器。,LS158,A0A7,A8A15,2164A,2164A,2164A,DB,AB,D0,D1,D7,0000H,FFFFH,.,55,位扩展方法：,将每片的地址线、控制线并联，数据线分 别引出。位扩展特点：存储器的单元数不变，位数增加。,56,字扩展,地址空间的扩展芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联。片选端分别引出，以使每个芯片有不同的地址范围。,57,A0A10,DB,AB,D0D7,A0A10,R/W,CS,2K8,D0D7,A0A10,2K8,D0D7,D0D7,A0A10,CS,译码器,Y0,Y1,高位地址,R/W,字扩展示意图,58,字扩展例,用两片64K8位的SRAM芯片构成容量为128KB的存储器两芯片的地址范围分别为：20000H2FFFFH30000H3FFFFH,59,字扩展例,G1,G2A,G2B,C,B,A,Y2,Y3,&,MEMR,MEMW,A19,A18,A17,A16,74LS138,高位地址：芯片1：0 0 1 0 芯片2：0 0 1 1,A19,A18,A17,A16,芯片1,芯片2,60,字位扩展,设计过程：根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为LK，要构成容量为M N的存储器，需要的芯片数为：（M/L）（N/K）,61,字位扩展例,用32Kb芯片构成256KB的内存。,62,5.3 只读存储器（ROM）,掩模ROM一次性可写ROM可读写ROM,分 类,EPROMEEPROM,（紫外线擦除）,（电擦除）,63,一、EPROM,64,1.特点,可多次编程写入；掉电后内容不丢失；内容的擦除需用紫外线擦除器。,65,2.EPROM 2764,8K8bit芯片地址信号：A0 A12数据信号：D0 D7输出信号：OE片选信号：CE编程脉冲输入：PGM其引脚与SRAM 6264完全兼容.,66,2764的工作方式,数据读出编程写入擦除,标准编程方式快速编程方式,编程写入：每出现一个编程负脉冲就写入一个字节数据,67,二、EEPROM,68,1.特点,可在线编程写入；掉电后内容不丢失；电可擦除。,69,2.典型EEPROM芯片98C64A,8K8bit芯片；13根地址线（A0 A12）；8位数据线（D0 D7）；输出允许信号（OE）；写允许信号（WE）；选片信号（CE）；状态输出端（READY/BUSY）。,70,3.工作方式,数据读出编程写入擦除,字节写入：每一次BUSY正脉冲写 入一个字节自动页写入：每一次BUSY正脉冲写 入一页（1 32字节）,字节擦除：一次擦除一个字节片擦除：一次擦除整片,71,4.EEPROM的应用,可通过编写程序实现对芯片的读写；每写入一个字节都需判断READY/BUSY 端的状态，仅当该端为高电平时才可写 入下一个字节。,P219例,72,四、闪速EEPROM,特点：通过向内部控制寄存器写入命令的方法来控制芯片的工作方式。,73,工作方式,数据读出编程写入：擦 除,读单元内容读内部状态寄存器内容读芯片的厂家及器件标记,数据写入，写软件保护,字节擦除，块擦除，片擦除擦除挂起,74,5.4 高速缓存（Cache),了解：Cache的基本概念；基本工作原理；命中率；Cache的分级体系结构,75,Cache的基本概念,设置Cache的理由：CPU与主存之间在执行速度上存在较大差异；高速存储器芯片的价格较高；设置Cache的条件：程序的局部性原理时间局部性：最近的访问项可能在不久的将来再次被访问空间局部性：一个进程所访问的各项，其地址彼此很接近,76,Cache的工作原理,CPU,Cache,主 存,DB,DB,DB,命中,存在,不命中,77,Cache的命中率,访问内存时，CPU首先访问Cache，找到则“命中”，否则为“不命中”。命中率影响系统的平均存取速度。Cache存储器系统的平均存取速度=Cache存取速度命中率+RAM存取速度不命中率Cache与内存的空间比一般为：1128,78,Cache的读写操作,读操作写操作,贯穿读出式旁路读出式,写穿式回写式,79,贯穿读出式,CPU,Cache,主 存,CPU对主存的所有数据请求都首先送到Cache，在Cache中查找。若命中，切断CPU对主存的请求，并将数据送出；如果不命中，则将数据请求传给主存。,80,旁路读出式,CPU向Cache和主存同时发出数据请求。命中，则Cache将数据回送给CPU，并同时中断CPU对主 存的请求；若不命中，则Cache不做任何动作，由CPU直接访问主存,CPU,Cache,主 存,81,写穿式,从CPU发出的写信号送Cache的同时也写入主存。,CPU,Cache,主 存,82,回写式（写更新）,数据一般只写到Cache，当Cache中的数据被再次更新时，将原更新的数据写入主存相应单元，并接受新的数据。,CPU,Cache,主 存,更新,写入,83,Cache的分级体系结构,一级Cache：容量一般为8KB-64KB一级Cache集成在CPU片内。L1 Cache分为指令Cache和数据Cache。使指令和数据的访问互不影响。指令Cache用于存放预取的指令。数据Cache中存放指令的操作数。二级Cache：容量一般为128KB-2MB在Pentium之后的微处理器芯片上都配置了二级Cache，其工作频率与CPU内核的频率相同。,84,Cache的分级体系结构,系统中的二级Cache,CPU,L1Cache,L2Cache,速度和存储容量兼备,提高存取速度,主 存,提供存储容量,85,IBM PC/XT存储器的空间分配,00000H,9FFFFH,BFFFFH,FFFFFH,RAM区 640KB,保留区 128KB,ROM区 256KB,86,作业：,作业请从服务器下载,谢谢!,