计算机组成原理第三章存贮系统.ppt

第三章 存贮系统,3.1 概 述,一、存储器分类,1.按存储介质分类,(1)半导体存储器,(2)磁表面存储器,(3)磁芯存储器,(4)光盘存储器,易失,TTL、MOS,磁头、载磁体,硬磁材料、环状元件,激光、磁光材料,(1)存取时间与物理地址无关（随机访问）,顺序存取存储器 磁带,4.1,2.按存取方式分类,(2)存取时间与物理地址有关（串行访问）,随机存储器,只读存储器,直接存取存储器 磁盘,在程序的执行过程中 可 读 可 写,在程序的执行过程中 只 读,磁盘、磁带、光盘,高速缓冲存储器（Cache）,Flash Memory,存储器,3.按在计算机中的作用分类,4.1,高,小,快,1.存储器三个主要特性的关系,二、存储器的层次结构,4.1,虚拟存储器,虚地址,逻辑地址,实地址,物理地址,主存储器,4.1,（速度）,（容量）,3.1 存储器概述,高速缓冲存储器（Cache）：高速存取指令和数据，存取速度快，但存储容量小。主存储器：主存存放计算机运行期间的大量程序和数据，存取速度较快，存储容量不大外存储器：外存存放系统程序和大型数据文件及数据库，存储容量大，位成本低,3.1存储器概述,主存储器的技术指标：存储容量：在一个存储器中可以容纳的存储单元总数 存取时间：从启动到完成一次存储器操作所经历的时间主存的速度为 存储周期：连续启动两次操作所需间隔的最小时间 存储器带宽：单位时间里存储器所存取的信息量,位/秒，字节/秒,3.2 SRAM存储器,主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类：静态读写存储器(SRAM)：存取速度快，但存储容量不大；动态读写存储器(DRAM)：存储容量大，但存取速度慢。,3.2 SRAM存储器,一、基本的静态存储元阵列1、存储元 SRAM的特征是用一个锁存器（触发器）作为存储元,3.2 SRAM存储器,二、基本的SRAM逻辑结构,3.2 SRAM存储器,存储体（2561288）通常把各个字的同一个字的同一位集成在一个芯片（32K1）中，32K位排成256128的矩阵。8个片子就可以构成32KB。地址译码器采用双译码的方式（减少选择线的数目）。A0A7为行地址译码线A8A14为列地址译码线,3.2 SRAM存储器,读与写的互锁逻辑控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。,3.2 SRAM存储器,三、存储器的读写周期读周期读出时间Taq读周期时间Trc写周期写周期时间Twc写时间twd存取周期读周期时间Trc=写时间twd,三、存储器的读写周期,例1：下图是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。,解：点击上图,3.3 DRAM存储器,一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如下图所示。,3.3 DRAM存储器,1、MOS管做为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现当电容器充满电荷时，代表存储了1，当电容器放电没有电荷时，代表存储了0。,2、图(a)表示写1到存储位元。此时输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（R/W为低），输入数据DIN=1送到存储元位线上，而行选线为高，打开MOS管，于是位线上的高电平给电容器充电，表示存储了1。,3、图(b)表示写0到存储位元。此时输出缓冲器和刷新缓冲器关闭，输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，于是电容上的电荷通过MOS管和位线放电，表示存储了0。,4、图(c)表示从存储位元读出1。输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（R/W为高）。行选线为高，打开MOS管，电容上所存储的1送到位线上，通过输出缓冲器/读出放大器发送到DOUT,即DOUT=1。,5、图(d)表示(c)读出1后存储位元重写1。由于(c)中读出1是破坏性读出，必须恢复存储位元中原存的1。此时输入缓冲器关闭，刷新缓冲器打开，输出缓冲器/读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上。注意，输入缓冲器与输出缓冲器总是互锁的。这是因为读操作和写操作是互斥的，不会同时发生。,3.3 DRAM存储器,二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻辑结构如图。图3.7(a)示出1M4位DRAM芯片的管脚图。图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：（1）增加了行地址锁存器和列地址锁存器。（2）增加了刷新计数器和相应的控制电路。,3.3 DRAM存储器,3.3 DRAM存储器,与SRAM不同的是：（1）增加了行地址锁存器和列地址锁存器。为了减少地址线的管脚数目，采用分时传送地址码的办法。由行选通信号RAS写入到行地址锁存器；由列选通信号CRS写入到列地址锁存器。（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。,3.3 DRAM存储器,三、读/写周期读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。,3.3 DRAM存储器,3.3 DRAM存储器,四、刷新周期 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。刷新操作有两种刷新方式：集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。分散式刷新:每一行的刷新插入到正常的读/写周期之中。例如p72图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms1024=7.8us进行一次。,3.动态 RAM 和静态 RAM 的比较,存储原理,集成度,芯片引脚,功耗,价格,速度,刷新,3.3 DRAM存储器,五、存储器容量的扩充 1、字长位数扩展给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。d=设计要求的存储器容量/选择芯片存储器容量 例2 利用1M4位的SRAM芯片，设计一个存储容量为1M8位的SRAM存储器。解：所需芯片数量=(1M8)/(1M4)=2片,用 1K 4位 存储芯片组成 1K 8位 的存储器,1.存储器容量的扩展,3.3,2片,3.3 DRAM存储器,2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。例3利用1M8位的DRAM芯片设计2M8位的DRAM存储器解：所需芯片数d=（2M8）/（1M8）=2(片),(2)字扩展（增加存储字的数量）,用 1K 8位 存储芯片组成 2K 8位 的存储器,2片,(3)字、位扩展,用 1K 4位 存储芯片组成 4K 8位 的存储器,3.3,8片,存储器与 CPU 的连接,(1)地址线的连接,(2)数据线的连接,(3)读/写命令线的连接,(4)片选线的连接,(5)合理选择存储芯片,(6)其他 时序、负载,3.3 DRAM存储器,3、存储器模块条 存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。内存条有30脚、72脚、100脚、144脚、168脚等多种形式。30脚内存条设计成8位数据线，存储容量从256KB32MB。72脚内存条设计成32位数据总线100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB512MB。,3.3 DRAM存储器,六、高级的DRAM结构 FPM DRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号RAS确定行地址，然后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是由RAS选定行地址，CAS选定列地址，依此类推，如下图所示。,3.3 DRAM存储器,CDRAM带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M4位CDRAM芯片的结构框图，其中SRAM为5124位。,3.3 DRAM存储器,3.3 DRAM存储器,SDRAM同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和时序关系见下一页图和动画。,3.3 DRAM存储器,例4 CDRAM内存条组成实例。一片CDRAM的容量为1M4位，8片这样的芯片可组成1M32位4MB的存储模块，其组成如下图所示。,3.3 DRAM存储器,七、DRAM主存读/写的正确性校验 DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。其原理如图所示。,3.3 随机读写存储器,3.2.1 静态MOS存贮器（SRAM存储）1.SRAM存储基本存贮元 是六管静态MOS存贮元。2.DRAM存储基本存贮元 是四管动态MOS存贮元。,3.4 只读存储器 和闪速存储器,只读存储器 1.ROM的分类 只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。根据编程方式不同，ROM通常分为三类：掩模式只读存贮器ROM 一次编程只读存贮器PROM 多次编程只读存贮器EPROM,四、只读存储器（ROM）,1.掩模 ROM(MROM),行列选择线交叉处有 MOS 管为“1”,行列选择线交叉处无 MOS 管为“0”,4.2,四、只读存储器（ROM）,2.PROM(一次性编程),4.2,3.EPROM(多次性编程),(1)N型沟道浮动栅 MOS 电路,紫外线全部擦洗,4.2,(2)2716 EPROM 的逻辑图和引脚,4.2,4.EEPROM(多次性编程),电可擦写,局部擦写,全部擦写,5.Flash Memory(闪速型存储器),比 EEPROM快,EPROM,价格便宜 集成度高,EEPROM,电可擦洗重写,具备 RAM 功能,例4.1 设CPU有16根地址线，8根数据线，用MREQ作为访存控制信号(低电平有效)，WR 作为读/写信号(高电平为读命令，低电平为写命令)。现有下列存储芯片:1K*4位的RAM、4K*8位的RAM、8K*8位的RAM；2K*8位的ROM、4K*8位的ROM、8K*8位的ROM。以及74LS138译码器和各种门电路，画出CPU和存储器的连接图，要求如下：主存地址空间分配如下：6000H67FFH为系统程序区。6800H6BFFH为用户程序区。合理选用上述存储芯片，说明各选几片。详细画出存储芯片的片选逻辑图。,例4.1 解:,(1)写出对应的二进制地址码,(2)确定芯片的数量及类型,A15A14A13 A11 A10 A7 A4 A3 A0,4.2,(3)分配地址线,A10 A0 接 2K 8位 ROM 的地址线,A9 A0 接 1K 4位 RAM 的地址线,(4)确定片选信号,4.2,例3,138译码器的真值表 输入 输出 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1,138译码器的真值表 输入 输出 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0,例 4.1 CPU 与存储器的连接图,【例3】CPU的地址总线16根(A15A0)，双向数据总线8根(D7D0)，控制信号有MREQ(允许访存，低电平有效)，R/W(高电平为读命令，低电平为写命令)。主存地址空间分配如下：08191为系统程序区，由只读存储芯片组成；819232767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。现有如下存储器芯片：EPROM：8K8位(控制端仅有CS);SRAM：16K1位，2K8位，4K8位，8K8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及38译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片。,例3,例3,主存地址空间分布如图所示。根据给定条件，选用 EPROM：8K8位芯片1片。SRAM：8K8位芯片3片，2K8位芯片1片。38译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K8位芯片还需加门电路译码。主存储器的组成与CPU连接逻辑图如图所示，详细框图请参看教材。,例3,A15 A14 A13 A12A0Y0 0 0 0 X X 00001FFFFY1 0 0 1 X X 20003FFFFY2 0 1 0 X X 40004FFFFY3 0 1 1 X X 60007FFFFY4 1 0 0 X X 80009FFFFY5 1 0 1 X X A000BFFFFY6 1 1 0 X X C000DFFFFY7 1 1 1 X X E000FFFFF,138译码器的真值表 输入 输出 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0,例3,138译码器的真值表 输入 输出 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1,例3,主存储器组成与CPU的连接逻辑图,3.4 只读存储器 和闪速存储器,闪速存储器 1.什么是闪速存储器 闪速存储器是一种高密度、非易失性的读/写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。,3.4 只读存储器 和闪速存储器,2.闪速存储器的工作原理 闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新编程能力。28F256A引入一个指令寄存器来实现这种功能。其作用是：(1)保证TTL电平的控制信号输入；(2)在擦除和编程过程中稳定供电；(3)最大限度的与EPROM兼容。当VPP引脚不加高电压时，它只是一个只读存储器。当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指令寄存器，可以实现存储器内容的变更。,3.4只读存储器 和闪速存储器,3。闪速存储器的工作模式读操作:片选信号CE是供电控制端，输出允许信号OE用于控制数据从输出引脚的输出。只有这两个信号同时有效时，才能实现数据输出。输出禁止操作:当输出允许控制端OE处于高电平时，28F256A被禁止输出，输出引脚置于高阻状态。,3.4 只读存储器 和闪速存储器,等待操作:当片选信号CE处于逻辑高电平时，等待操作抑制了28F256A的大部分电路，减少器件功耗。写操作:当VPP为高电压时，通过指令寄存器实现器件的擦除和编程。当CE=0且WE=0时，通过写周期对指令寄存器进行写入。,3.5 高速存储器,3.5 高速存储器,双端口存储器 1.双端口存储器的逻辑结构 双端口存储器是指同一个存储器具有两组相互独立的读写控制线路,是一种高速工作的存储器。2K16位双端口存储器IDT7133的逻辑功能方框图如下 它提供了两个相互独立的端口，即左端口右端口。它们分别具有各自的地址线、数据线和控制线，可以对存储器中任何位置上的数据进行独立的存取操作。,3.5 高速存储器,3.5 高速存储器,2.无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制和输出驱动控制。,3.5 高速存储器,3.有冲突的读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。由片上的判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口。1.CE判断:如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口。2.地址有效判断:如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口。,3.5 高速存储器,多模块交叉存储器 1.存储器的模块化组织 一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块有两种安排方式：顺序方式和交叉方式,3.5 并行存储器,3.5 并行存储器,假设有n个存储体，每个存储体的容量为m个存储单元顺序方式：,3.5 并行存储器,1、顺序方式例M0M3共四个模块，则每个模块8个字顺序方式：M0：07 M1：815 M2：1623 M3：24315位地址组织如下：X X X X X 高位选模块 低位选块内地址特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。,3.5 并行存储器,2、交叉方式（可以实现多模块流水式并行存取）,3.5 并行存储器,例M0M3共四个模块，则每个模块8个字交叉方式：M0：0，4,.除以4余数为0 M1：1，5,.除以4余数为1 M2：2，6,.除以4余数为2 M3：3，7,.除以4余数为3 5位地址组织如下：X X X X X 高位选块内地址 低位选模块 特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。,3.5 并行存储器,2、多模块交叉存储器的基本结构 右图为四模块交叉存储器结构框图。主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。,3.5 并行存储器,设存取周期为T，总线传送周期为t，存储器的交叉模块数为m，为了实现流水线方式存取，应当满足连续读m个字所需要的时间为,例5 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少?,解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：q=64b4=256b顺序存储器和交叉存储器连续读出4个字所需的时间分别是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)t=200ns+150ns=350ns=3.510-7s顺序存储器和交叉存储器的带宽分别是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3510-7)s=730Mb/s,3.5 高速存储器,3.二模块交叉存储器举例1)存储系统的构成 片块体系统 2)读/写操作 在行选通信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址,行列地址共同选中对应的位组；进行读/写操作.3)刷新操作 是在RAS有效下 输入刷新地址，此地址指示的一行所有存储元全部被再生。,二模块交叉存储器举例,二模块交叉存储器举例,3.5 并行存储器,相联存储器原理：按内容存取的存储器，可以选择记录（关键字）的一个字段作为地址组成：见下一页图主要用途：在虚拟存储器中存放段表、页表和快表，也可以作Cache的行地址,3.5 高速存储器,相联存储器1.相联存储器的基本原理 相联存储器是指其中任一存储项内容作为地址来存取的存储器。选用来寻址存储器的子段叫做关键字。存放在相联存储器中的项可以看成具有KEY，DATA这样的格式。其中KEY是地址，DATA是被读写信息。相联存储器的基本原理是把存储单元所存内容的某一部分作为检索项(即关键字项)，去检索该存储器，并将存储器中与该检索项符合的存储单元内容进行读出或写入。,3.5 高速存储器,2.相联存储器的组成 相联存储器由存储体、检索寄存器、屏蔽寄存器、符合寄存器、比较线路、代码寄存器、控制线路等组成。检索寄存器：用来存放检索字，其位数和相联存储器的存储单元位数相等。屏蔽寄存器：用来存放屏蔽码，其位数和检索寄存位数相同。符合寄存器：用来存放按检索项内容检索存储体中与之符合的单元地址，其位数等于相联存储器的存储单元位数，每一位对应一个存储单元，位的序数即为相联存储器的单元地址。,3.5 并行存储器,3.5 高速存储器,比较线路：把检索项和从存储体中读出的所有单元内容的相应位进行比较，如果有某个存储单元和检索项符合，就把符合寄存器的相应位置“1”，表示该字已被检索。代码寄存器：用来存放存储体中读出的代码，或者存放向存储体中写入的代码。存储体：由高速半导体存储器构成，以求快速存取。在计算机系统中，相联存储器主要用于虚拟存储器中存放分段表、页表和快表；在高速缓冲存储器中，相联存储器作为存放cache的行地址之用。这是因为，在这两种应用中，都需要快速查找。,作业,P101 题6，11，,谢谢！,