数电第六章时序逻辑电路.ppt
1,6.1 时序电路概述,组合电路与时序电路的区别,1.组合电路：,电路的输出,只与电路的输入有关，,与电路的前一时刻的状态无关。,2.时序电路：,电路在某一给定时刻的输出,取决于该时刻电路的输入,还取决于前一时刻电路的状态,由触发器保存,时序电路：,组合电路,+,触发器,电路的状态与时间顺序有关,2,时序电路必然具有记忆功能，因而组成时序电路的基本单元是触发器。,定义：,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。,3,时序电路的分类,1.输出Y（tn）与现态Q（tn）及输入X（tn）的关系分：,Y（tn）=,FQ（tn）,穆尔型（Moore）电路,FX（tn），Q（tn）,米里型（Mealy）,2.从控制时序状态的脉冲源来分：,时序电路,同步：,异步：,存储电路里所有触发器由一个统一的时钟脉冲源控制,没有统一的时钟脉冲,4,时序电路的逻辑功能可以用状态方程、状态图、状态表、时序图四种方法来表示，这几种表示方法是等价的，并且可以相互转换。1.状态方程表明时序电路中触发器状态转换条件的代数表示方式 例如有两个触发器F1、F2，其中F2的状态方程为:Q2n+1=XQ1+XQ2Q1，则表明当X=1、Q1=0或X=0、Q2Q1=11时，F2的次态Q2n+1=1,时序电路的逻辑功能描述方法,5,2.状态图-反映时序电路转移规律以及相应输入、输出情况的图形称为状态图或状态转换图。状态图中每个圆圈表示一个状态，带箭头的弧线表示状态转移方向、转移线旁标注出转移的外输入条件和当前的外输出情况。,6,Moore型和Mealy型电路的状态图表示方法不同 Mealy型电路的外输出Z=fx、Q，故Z标在箭头旁 Moore型电路的外输出Z=fQ，故Z标在状态图内,7,00,01,11,10,1/0,0/0,0/0,1/1,0/0,1/0,0/0,(图a),箭头旁标注的是外输入X和外输出Y,Mealy型状态图,X/Y,8,Moore型状态图,00/0,01/0,10/1,11/1,X,0,1,1,0,1,1,0,0,000,001,010,011,100,图(b),图(c),注意：图（c）没有外输入，时钟来后状态无条件转移,9,3.状态表反映时序电路中外输出及各个触发器次态Qn+1与外部输入信号、现态Qi之间逻辑关系的表格，也称状态转换表。,Q2n+1Q1n+1/z,X,Q2Q1,0 00 11 11 0,0,1,01/010/000/011/1,11/100/010/001/0,（a）Mealy型,Q2n+1Q1n+1,X,Q2Q1,0 00 11 11 0,0,1,01100011,11001001,Z,0010,（b）Moore型,在图（b）Moore状态表中的Z仅取决于当前状态，所以可以单独列出,10,4.时序图-是反映时序电路的输出Z和内部状态Q随时钟和输入信号变化的工作波形。,Q2n+1Q1n+1/z,X,Q2Q1,0 00 11 11 0,0,1,01/010/000/011/1,11/100/010/001/0,（a）状态表,我们已经知道图（a）是Mealy型电路的状态表，在这里又给出其状态图、时序图，分别如下一页的（A）、（B）所示。,11,00,01,10,11,0/0,0/0,1/0,1/0,1/0,0/0,0/1,1/1,状态图（A）,CP,X,Q2,Q1,Z,时序图（B）,X/Z,1)波形图中每个节拍的次态可根据状态表的现态和X确定，例如现态Q2Q1=00，X=0时其次态Q2n+1Q1n+1=01;2)外输出Z=XQ2Q1+XQ2Q1,它是组合电路的输出,当XQ2Q1=100或010时，Z立即为1。,12,6.2 时序电路分析,写电路的输出方程,13,解：,1.写出各触发器的驱动方程和电路的输出方程。,驱动方程：,T1=X,Q1n,X,T2=XQ1n,输出方程:,X,Q1n,Q2n,Z=XQ2nQ1n,2.写状态方程,T触发器的特性方程为：,14,3.作出电路的状态转换表及状态转换图,填表方法：,0 0,0,0 0,X Q2n Q1n 所有组合,0 1,0,0 1,0 1,0 0,0,15,由状态表绘出状态图,00,01,10,11,X/Z,1/0,0/0,0/0,0/0,0/0,16,由状态图得电路的逻辑功能：,电路是一个可控4进制计数器。,X端是控制端，时钟脉冲作为计数脉冲输入。,X=1 初态为00时，,实现4进制加计数;,X=0时,保持原态。,电路属于米莱型、可控4进制计数器。,输出不仅取决于电路本身的状态，而且也与输入变量X有关。,17,4.作时序波形图,初始状态Q2nQ1n为00，输入X 的序列为1111100111。,0,0,1,0,0,0,0,0,X=1，4进制加计数,18,写电路的输出方程,简单的电路可直接绘出状态转换图,同步时序电路分析,19,练习1：,试分析下图时序电路的逻辑功能。,解：,1）输出方程,Y=Q3Q2,2）驱动方程,J3=Q2Q1；,3)状态方程,K1=1,J2=Q1；,K3=Q2,Q3,Q2,Q1,Y,CP,20,4）状态转换表,CP的顺序,Q3 Q2 Q1,Y,设：0 0 0 0,设：0 1 1 1,则：1 0 0 0,则：,1,0,0,1,2,0,1,0,3,0,1,1,4,1,0,0,5,1,0,1,6,1,1,0,0,0,0,0,0,0,1,7,0,0,0,0,已知：,21,5）状态转换图,/0,/1,/0,/0,/0,/0,/0,/1,6）时序图,7、分析电路的功能,8、检查自启动,由状态转换表知，此电路能自启动。,1 2 3 4 5 6 7,随CP的输入，电路循 环输出七个稳定状态，,所以是七进制计数器。,Y端的输出是此七进制 计数器的进位脉冲。,1,1,0,0,0,0,22,输出方程：,输出与输入有关，为米利型时序电路。,驱动方程：,1,写方程式,练习2：,23,2,求状态方程,T触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,24,3,计算、列状态表,25,4,5,电路功能,由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。,画状态图时序图,26,6-3 若干常用的时序逻辑电路,6-3-1 寄存器和移位寄存器,6-3-2 计数器,6-3-3 顺序脉冲发生器,27,1.数码寄存器,寄存器是用来暂时存放数据或指令的电路单元。,四位数码寄存器,一、寄存器,6.3.1 寄存器和移位寄存器,28,工作过程：接收脉冲到达后，将待存数据送至各D触发器，取数脉冲加入后将所存数据送出。,若输入：1 0 0 1,0 0 0 0,存入：1 0 0 1,存数指令,CP,Q0,Q1,Q2,Q3,D0,D1,D2,D3,29,2 移位寄存器,所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种：,30,根据移位数据的输入输出方式，又可将它分为串行输入串行输出、串行输入并行输出、并行输入串行输出和并行输入并行输出四种电路结构：,串入串出,串入并出,并入串出,并入并出,31,(1)、左移位电路组成,（从Q3 向Q0移),Q0端是串行输出端；,DIL是左移数据输入端；,CP,DIL,Q0Q1Q2Q3 端是并行输出端。,工作过程,例如：要移入D0D1D2D3,左移状态表,Q0 Q1 Q2 Q3 DIL CP顺序,X X X D0,X X D0 D1,X D0 D1 D2,D0 D1 D2 D3,D0,1,D1,2,D2,3,D3,4,32,欲存入数码1011：,采用串行输入 只有一个数据输入端,？,解决的办法：,在 4个CP脉冲的作用下，依次送入数码。,由于该电路为一右移寄存器，数码输入顺序为：,1,0,1,1,33,CP,Q4 Q3 Q2 Q1,欲存入数码1011，即D1D2D3D4=1011,1,1(D1)0 0 0,2,0(D2)1(D1)0 0,3,1(D3)0(D2)1(D1)0,4,1(D4)1(D3)0(D2)1(D1),34,3、集成双向移位寄存器74LS194,功能表：,0 x x 清零,1 0 0 保持,1 0 1 右移,1 1 1 并行输入,1 1 0 左移,D3 D0:并行输入端CP:时钟输入，上升沿有效:置零端，低电平有效Q 3 Q0:并行输出端S1 S0:工作状态控制端DIR:右移串行输入端DIL:左移串行输入端,35,4 寄存器应用举例,P276 图,1,0 1,1,1,1 1,1 1 1,1 1 1 1,问题：4个CP后，为什么向右移入了4个1?,向右移举例：,1,要想只将一个1右移，操作过程见上：,1,0 1,0 0 1,0 0 0 1,0,36,6.3.2 Counter,计数器,37,计数器,同步,异步,二进制,十进制,任意进制,二进制,十进制,任意进制,加法，减法，可逆,加法，减法，可逆,加法计数器：随cp的输入，电路递增计数,减法计数器：随cp的输入，电路递减计数,可逆计数器：随cp的输入，电路可增可减计数,38,一、Synchronous Counter,(一)同步二进制计数器,1、同步二进制加法计数器,CP,T0=1,Q0,T1,Q1,T2,Q2,C,Q3,T3,T0=1；,T1=Q0；,T2=Q1Q0；,T3=Q2Q1Q0,C=Q3Q2Q1Q0,驱动方程,(1)输出方程,（四块T触发器组成）,39,状态方程,已知：,40,C=Q3Q2Q1Q0,(2)时序波形图,(3)状态转换情况,（在波形图上读）,0,0,0,0,0,0,0,1,0,0,1,0,0,0,1,1,0,1,0,0,1,1,1,0,1,1,1,1,1,0,0,0,0,41,(4)分析功能,这是十六进制计数器(也是四位二进制加法计数器)计数容量为24-1=15,Q 1、Q 2、Q 3 端分别为四分频、八分频和十六分频端。,Q0端为二分频端。,则，Q0端输出脉冲的频率为1/2f,若CP的频率为f,计数器的另一个作用是分频：,同理：,0,0,0,0,0,0,0,1,0,0,1,0,0,0,1,1,0,1,0,0,1,1,1,0,1,1,1,1,0,0,0,0,42,2、集成四位二进制加法计数器74LS161,逻辑符号,CP：时钟输入端,EP、ET：工作状态控制端,C：进位输出端,D3D2D1D0：预置数的输入端,43,功能表：,3、同步二进制减法计数器,1,0 0 0 0,0,工作特点：随CP的不断输入，电路递减计数。（略）,0,X,X,X X,置零,0,1,X X,预置数,X,1,1,0 1,保持,X,1,1,X 0,保持（但C=0）,1,1,1 1,计数,X X X X,0,1,X X X X,X X X X,0,例如：,0 0 1 1,0 0 1 1,44,四位二进制同步计数器逻辑功能比较,74LS163,异步清零同步预置保持计数,74LS161,同步清零同步预置保持计数,45,74LS160的状态转换图,（Q3Q2Q1Q0）,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,1010,1011,1110,1111,1100,1101,（二）同步十进制计数器,集成同步十进制加法计数器有74LS160。电路框图、功能表和74LS161相同，但输出只有00001001十个稳定状态。,进位输出函数C=Q3Q0,C=Q3Q0=1,46,加法计数器逻辑功能的扩展,连接成任意模M 的计数器,用 N 进制计数器，构成 M 进制计数器,同步预置法,反馈清零法,多次预置法,47,(一）同步预置法,1.组成MN的计数器,利用第M个状态计数，使 LD=0，等下一个CP脉冲过后，使电路回到第一个循环状态。第M个状态为稳态。,48,态序表 计数 输 出N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 0,例1:利用74LS161设计M=10 计数器,0000,1001,0,0000,(一）同步预置法,3 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 1,49,态序表 计数 输 出N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1,方法二:采用后十种状态,0110,0110,例1:设计M=10 计数器,(一）同步预置法,0,50,(一）同步预置法,关键点,首先确定设计计数器的态序表；然后根据计态序表的初态确定预置数输入端的连接，根据态序表的终态确定与非门输入端的连接。,51,用74LS160构成六进制计数器，置入0000。,状态转换表,例2：,0,0 0 0 0,0,1,0 0 0 1,0,2,0 0 1 0,0,3,0 0 1 1,0,4,0 1 0 0,0,5,0 1 0 1,1,6,0 0 0 0,Y,1,1,连线图,52,(一）同步预置法,2.组成MN的计数器,例1,电路如图，试分析电路为几进制计数器，两片之间是几进制。,0 1 0 0,0 0 1 0,解：,（1）片的进位信号控制（2）片的使能端，,Y 端是此计数器的进位输出端，进位信号为Y=0。,两片之间是16进制。,当两片计数到0100、0010状态时，,同步CP方式。,（2）片仅在 ET=EP=C1=1 的时间内计数。,1、连接方式与特点,电路总体置入0。,53,（2）片（1）片,CP顺序 Q3Q2Q1Q0 Q3Q2Q1Q0 状态数,1,16,0 0 0 0,0 0 0 1,1,2,17,0 0 0 0 0 0 0 0,0 0 0 0 0 0 0 0 0,0 0 0 1,0 0 0 0,15,0 0 0 0,16,1 1 1 1,31,0 0 0 1,32,1 1 1 1,32,0 0 1 0,33,0 0 0 0,47,0 0 1 0,48,1 1 1 1,48,0 0 1 1,49,0 0 0 0,63,0 0 1 1,64,1 1 1 1,64,0 1 0 0,65,0 0 0 0,67,65,0 1 0 0,0 0 0 1,66,0 1 0 0,0 0 1 0,3、进制 M:,M=164+3=67,2、计数状态表,66,67,54,（24）10=（11000）2,需 两 片,初态为：0000 0001,终态为：00011000,例2:用74LS161设计 M=24 计数器,选择计数的态序表：,55,0001,1000,0,1000,0000,（24）10=（11000）2,需 两 片,初态为：0000 0001,终态：00011000,56,（二）反馈清零法,例1：试用74LS160构成六进制计数器，用清零法。,状态转换表,连线图,进位输出,0,0 0 0 0,0,1,0 0 0 1,0,2,0 0 1 0,0,3,0 0 1 1,0,4,0 1 0 0,0,5,0 1 0 1,1,6,0 1 1 0,0 0 0 0,Y,1,57,态序表 N QD QC QB QA0 0 0 0 01 0 0 0 12 0 0 1 03 0 0 1 14 0 1 0 05 0 1 0 16 0 1 1 07 0 1 1 18 1 0 0 09 1 0 0 110 1 0 1 011 1 0 1 112 1 1 0 0,例2:用74LS161组成模12计数器,0,0000,（二）反馈清零法,思考：同样的连接线路，如果是由74162构成的计数器，那么构成了一个模几的计数器？,58,功能：M=10 计数器,态序表 N QD QC QB QA0 0 0 0 0,（三）多次预置法,例:分析电路功能,2 0 1 0 13 0 1 1 04 0 1 1 15 1 0 0 0,7 1 1 0 18 1 1 1 09 1 1 1 1,1 0 1 0 0,6 1 1 0 0,59,计数器还可被用作分频器和信号发生器.,1.组成分频器,模N计数器进位输出端的频率是输入脉冲频率的1/N,因此,可用模N计数器组成N分频器.,例:某石英晶体振荡器输出脉冲信号的频率为32768HZ,用74LS161组成分频器,叫其分频为频率1HZ的脉冲信号.,解:因为32768=215,161芯片的进位输出频率是输入脉冲频率的1/16,故而需要4片161芯片.将四片161级联,又因为4片161芯片进位输出端的输出脉冲是1/216,所以输出端取第四片的Q2位即可.连接图如下:,60,2.组成序列信号发生器,序列信号是在时钟脉冲作用下产生的一串周期性的二进制信号.,61,计数器型序列码发生器设计方法,（2）按要求设计组合电路,计数器+组合电路,1.电路组成,2.设计过程,（1）根据序列码的长度S设计模S计数器，状态可以自定,任意序列码长度,62,例：设计产生序列码发生器.,第一步：设计计数器 1.序列长度S=12，设计一个模12计数器；2.选用CT74161；3.采用同步预置法；4.设定有效状态为 QDQCQBQA=01001111,0010,63,例：设计产生序列码发生器.,第二步：设计组合电路,QD QC QB QA Z 0 1 0 0 1 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0,1.列出真值表,2.卡诺图化简,3.八选一数据选择器实现逻辑函数,64,八选一选择器实现函数,选QDQCQB做地址输入,QDQCQB-A2A1A0QA-Di,65,D0=D1=D3=D5=0D2=D6=1D4=QA，D7=,例：设计产生序列码发生器.,第二步：设计组合电路,第三步：画电路图,第一步：设计计数器,66,Z,67,4、四位二进制可逆计数器74LS191（单时钟）,逻辑符号,功能表,1,X,1,X,保持,0,X,X,预置数,0,1,0,加法计数,0,1,1,减法计数,X,集成同步十进制可逆计数器有74LS190。电路框图、功能表和74LS191相同。,68,D A:高位低位CPU，CPD:双时钟输入R:异步清除,高电平有效LD:异步预置,低电平有效QD QA:高位低位Qcc:进位输出端QCB：借位输出端,（一）逻辑符号,5、四位二进制可逆计数器74LS193（双时钟）,69,5、四位二进制可逆计数器CT74193,（二）逻辑功能,输 入 输 出CPU CPD RLD A B C D QAQB QC QD 1 0 000 0 0 A B C D ABCD 1 0 1 加法计数 1 0 1 减法计数 1 1 0 1 保持,70,5、四位二进制可逆计数器CT74193,（二）逻辑功能,异步清零 异步预置 保持 加法计数 减法计数,71,5、四位二进制可逆计数器CT74193,（三）逻辑功能扩展,接成M16的计数器,接成M16的计数器,72,态序表 N QD QC QB QA0 0 1 1 01 0 1 1 12 1 0 0 03 1 0 0 14 1 0 1 05 1 0 1 16 1 1 0 07 1 1 0 18 1 1 1 09 1 1 1 1,例1：用CT74193设计M=9 计数器,方法一:采用异步预置、加法计数,1.接成M16的计数器,0110,0110,73,方法二:采用异步预置、减法计数,态序表NQDQCQBQA01 0 0 111 0 0 020 1 1 130 1 1 040 1 0 150 1 0 060 0 1 170 0 1 080 0 0 190 0 0 0,1001,1001,1.接成M16的计数器,例1：用CT74193设计M=9 计数器,74,例1:用CT74193设计M=147 计数器,方法一:采用异步清零、加法计数,M=(147)10=(10010011)2需要两片CT74193,1001,1100,0000,0000,2.接成M16的计数器,75,方法二:采用减法计数异步预置利用QCB端,M=(147)10=(10010011)2,1001,1100,1100,1001,2.接成M16的计数器,例1:用CT74193设计M=147 计数器,76,tpd,tpd,二、Asynchronous Counter,1、异步二进制计数器,构成（以三位为例）,时序图,计数状态（在时序图上读）,2、异步十进制计数器（略）,1,FF0,FF1,FF2,CP0,CP1,CP2,Q0,Q1,Q2,(CP1),(CP2),tpd,77,四、移位寄存器型计数器,一般结构：,反馈函数：,D1=F（Q1，Q2，Qn）,反馈函数不同，电路循环输出的状态也就不同。,（一）环形计数器,1、电路结构,2、反馈函数,D1=Qn,78,3、状态转换图,(a),(b),(c),(d),(e),(Q1Q2Q3Q4),若取(a)为有效循环，则(b)(e)就为无效循环。,(a)的循环长度为 n=4,(n是触发器的位数）,从状态转换图知，此电路不能自启动。,接入适当的反馈逻辑电路，可以将电路修改为能够自启动的电路（从略）。,79,（二）扭环形计数器,1、电路结构,2、反馈函数,3、状态转换图,若取(a)为有效循环，则(b)为无效循环。(a)的循环长度为2n。,在(a)循环状态中，由于电路每次状态转换时，只有一位触发器改变状态，因而将电路状态译码时不会产生竞争冒险现象。,此电路不能自启动。接入适当的反馈逻辑电路，可以将电路修改为能够自启动的电路（从略）。,（a),(b),80,（三）最大长度移位寄存器型计数器,1、最大长度,循环长度为2n-1（除0以外）,2、一般电路结构,3、举例（以 n=3 为例）,1）电路结构,3）状态转换图,4）此电路不能自启动。接入适当的反馈逻辑电路，能够使电路自启动（略）。,D1=Q2Q3,2）反馈函数,81,6.4 时序逻辑电路的设计方法,设计方法,状态转换表的简化,同步时序电路设计举例,82,同步时序电路设计,画逻辑电路图,检查电路是否可以自启动,83,6-4-1 同步任意进制计数器的设计,要求：1）用小规模集成电路（触发器和门电路）设计。,2）计数器应能自启动,3）电路应力求简单,例:设计一个 七进制计数器，要求它的状态转换图如下,/0,/0,/0,/0,/0,/0,/1,循环输出m1、m4、m2、m5、m6、m7、m3、七个状态。,84,1、填总的 次态/输出卡洛图,XXX/X,100/0,001/1,101/0,010/0,110/0,011/0,111/0,2、分解卡洛图,X 1 0 1,0 1 0 1,X 0 0 0,1 1 1 1,X 0 1 1,0 0 1 1,解：,循环输出 m1、m4、m2、m5、m6、m7、m3、,X 0 1 0,0 0 0 0,Q1Q2Q3/C,C=1,85,如果按常规合并最小项，则：,如果将XXX定义为有效循环中的任意一个状态，例如 将XXX定义为010，电路将能自启动。,3、为了自启动，合理确定无关项的次态,因为它表明000的次态仍为000。,电路将不能自启动。,此时，最小项的合并如图。,86,4、写状态方程和输出方程,Q1n+1=Q2 Q3,Q3n+1=Q2,5、确定触发器的类型，写驱动方程,若用JK触发器组成这个电路，就将状态方程化成JK触发器特性方程的标准形式：,驱动方程,87,6、根据驱动方程和输出方程画逻辑图,7、画状态转换图,/0,/0,/0,/0,/0,/0,/1,88,Qn+1=D,驱动方程为,则,D1=Q2Q3,D3=Q2,根据驱动方程和输出方程画逻辑图。,已知状态方程,若用D触发器组成这个电路:,将状态方程化成D触发器特性方程的标准形式：,Q1,Q2,Q3,CP,89,例2：设计一个模可变的同步递增计数器。当控制信号0时为三进制计数器；时为四进制计数器。,解：,（1）作二进制编码的状态图,设,输入控制端：,输出端：1（三进制计数器的进位输出端）,2（四进制计数器的进位输出端）,00,01,10,11,X/Z1，Z2,（2）确定触发器类型，求状态 方程、输出方程和驱动方程。,触发器类型：,D,个数：2,作出状态表：,X,90,0,1 1,0 0,0 1,1 0,0 0,0 1,0 1,1 0,0 0,0,0,0,1,0,1 1,输出：,状态转换表,全,0,0,1,状态方程：,驱动方程：,91,（3）画出逻辑图,92,4.画出全状态图,0/0,电路是一个自启动电路，完成设计要求。,93,6-4-2 其它时序逻辑电路的设计,设计的一般步骤：,1、逻辑抽象：得出电路的 状态转换图或状态转换表,2、状态化简,3、状态分配,4、选定触发器的类型 求出电路的状态方程、输出方程和驱动方程。,5、根据驱动方程和输出方程画出逻辑图,6、检查电路能否自启动。,94,设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X输入Y000000001000110,例,1,建立原始状态图,S0,S1,S2,S3,设电路开始处于初始状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,X/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1,电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。,0/0,0/0,0/0,0/0,95,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态化简,2,状态分配,3,所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。,S0=00S1=01S2=10,96,4,选触发器，求输出、状态、驱动方程,选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。,输出方程,状态方程,97,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态11代入输出方程和状态方程计算：,电路能够自启动。,98,时序电路由记忆电路和组合电路两部分组成，具有存储作用。,同步时序电路的分析,同步时序电路的设计,同步时序电路,计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器电路简单。移位寄存器分为左移、右移及双向。,99,（1）熟练读懂中规模时序模块的功能表；（2）熟练掌握中规模模块电路的功能扩展；（3）具备应用时序模块及组合电路构成 给定逻辑功能电路的能力。,本章重点,
