数电第4章4(第五版)-康华光.ppt

1,4.4 若干典型的组合逻辑集成电路,4.4.1 编码器,4.4.2 译码器/数据分配器,4.4.3 数据选择器,4.4.4 数值比较器,4.4.5 算术运算电路,2,1、)编码器(Encoder)的概念与分类,编码：赋予二进制代码特定含义的过程称为编码。,如：8421BCD码中，用1000表示数字8,如：ASCII码中，用1000001表示字母A等,编码器：具有编码功能的逻辑电路。,4.4.1 编码器,4.4 若干典型的组合逻辑集成电路,3,能将每一个编码输入信号变换为不同的二进制的代码输出。,如8线-3线编码器：将8个输入的信号分别编成 8个3位二进制数码输出。,如BCD编码器：将10个编码输入信号分别编成10个4位码输出。,编码器的逻辑功能：,1、)编码器(Encoder)的概念与分类,4,编码器的分类：普通编码器和优先编码器。,普通编码器：任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。,优先编码器：允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。,1、)编码器(Encoder)的概念与分类,5,二进制编码器的结构框图,普通二进制编码器,1、编码器的工作原理,6,(1)4线2线普通二进制编码器(设计),编码器的输入为高电平有效。,1、编码器的工作原理,7,该电路是否可以再简化？,8,(2.)键盘输入8421BCD码编码器（分析）,代码输出,使能标志,编码输入,9,该编码器为输入低电平有效,2.键盘输入8421BCD码编码器功能表,10,当所有的输入都为1时，Y1Y0=？,Y1Y0=00,无法输出有效编码。,结论：普通编码器不能同时输入两个已上的有效编码信号,I2=I3=1,I1=I0=0时，Y1Y0=？,Y1Y0=00,11,3.优先编码器,优先编码器的提出：,实际应用中，经常有两个或更多输入编码信号同时有效。,必须根据轻重缓急，规定好这些外设允许操作的先后次 序，即优先级别。,识别多个编码请求信号的优先级别，并进行相应编码的逻辑部件称为优先编码器。,12,(2)优先编码器线(42 线优先编码器)（设计）,（1）列出功能表,高,低,（2）写出逻辑表达式,（3）画出逻辑电路（略）,输入编码信号高电平有效，输出为二进制代码,输入为编码信号I3 I0 输出为Y1 Y0,13,优先编码器CD4532的示意框图、引脚图,2 集成电路编码器,14,CD4532电路图,15,优先编码器CD4532功能表,为什么要设计GS、EO输出信号？,16,用二片CD4532构成16线-4线优先编码器,其逻辑图如下图所示，试分析其工作原理。,。,0,0,0 0 0 0 0,无编码输出,0,17,。,1,1,0 0 0 0,0,0 1 1 1,那块芯片的优先级高？,1,18,。,1,0,1 0 0 0,0,1 1 1 1,19,译码器的分类：,译码：译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号.(即电路的某种状态),1 译码器的概念与分类,译码器：具有译码功能的逻辑电路称为译码器。,唯一地址译码器,代码变换器,将一系列代码转换成与之一一对应的有效信号。,将一种代码转换成另一种代码。,二进制译码器 二十进制译码器显示译码器,常见的唯一地址译码器：,译码器/数据分配器,20,2线-4线译码器的逻辑电路(分析）,21,（1.）二进制译码器,n 个输入端,使能输入端,2n个输出端,设输入端的个数为n，输出端的个数为M则有 M=2n,2、集成电路译码器,22,(a)74HC139集成译码器,(1.)二进制译码器,23,逻辑符号说明,逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的“”号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量(如)上面的“”号参与运算(如E变为E)，则在画逻辑图或验证真值表时，注意将其还原为低有效符号。,24,(b)74HC138(74LS138)集成译码器,引脚图,逻辑图,25,74HC138集成译码器,逻辑图,26,74HC138集成译码器功能表,27,28,1、已知下图所示电路的输入信号的波形试画出译码器输出的波形。,译码器的应用,29,2、译码器的扩展,用74X139和74X138构成5线-32线译码器,30,基于这一点用该器件能够方便地实现三变量逻辑函数。,3、用译码器实现逻辑函数。,.,当E3=1，E2=E1=0时,31,用一片74HC138实现函数,首先将函数式变换为最小项之和的形式,在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.,32,数据分配器：相当于多输出的单刀多掷开关，是一种能将从数据分时送到多个不同的通道上去的逻辑电路。,数据分配器示意图,用74HC138组成数据分配器,33,用译码器实现数据分配器,010,CBA,34,74HC138译码器作为数据分配器时的功能表,35,集成二十进制译码器 7442,功能：将8421BCD码译成为10个状态输出。,36,功能表,对于BCD代码以外的伪码（10101111这6个代码）Y0 Y9 均为高电平。,（2）集成二十进制译码器7442,37,显示译码器,38,1.七段显示译码器,（1）最常用的显示器有：半导体发光二极管和液晶显示器。,39,常用的集成七段显示译码器,-CMOS七段显示译码器74HC4511,40,CMOS七段显示译码器74HC4511功能表,41,CMOS七段显示译码器74HC4511功能表(续),42,例 由74HC4511构成24小时及分钟的译码电路如图所示，试分析小时高位是否具有零熄灭功能。,43,4.3.3 数据选择器,1、数据选择器的定义与功能,数据选择的功能：在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。,数据选择器：能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关”。,44,4选1数据选择器,2 位地址码输入端,使能信号输入端，低电平有效,1路数据输出端,（1）逻辑电路,数据输入端,45,（2）工作原理及逻辑功能,46,74LS151功能框图,2、集成电路数据选择器,8选1数据选择器74HC151,47,2、集成电路数据选择器,2个互补输出端,8 路数据输入端,1个使能输入端,3 个地址输入端,74LS151的逻辑图,48,3、74LS151的功能表,49,数据选择器组成逻辑函数产生器,控制Di，就可得到不同的逻辑函数。,5、数据选择器74LS151的应用,50,比较Y与L，当 D3=D5=D6=D7=1 D0=D1=D2=D4=0时，,Y=L,例1 试用8选1数据选择器74LS151产生逻辑函数,解:,51,利用8选1数据选择器组成函数产生器的一般步骤,a、将函数变换成最小项表达式,b、将使器件处于使能状态,c、地址信号S2、S1、S0 作为函数的输入变量,d、处理数据输入D0D7信号电平。逻辑表达式中有mi,则相应Di=1，其他的数据输入端均为0。,总结:,52,用两片74151组成二位八选一的数据选择器,数据选择器的扩展位的扩展,53,字的扩展,将两片74LS151连接成一个16选1的数据选择器，,54,实现并行数据到串行数据的转换,55,1.1位数值比较器(设计),数值比较器：对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。,输入：两个一位二进制数 A、B。,输出：,4.4.4 数值比较器,56,1位数值比较器,57,2、2 位数值比较器：,输入：两个2位二进制数 A=A1 A0、B=B1 B0,能否用1位数值比较器设计两位数值比较器?,比较两个2 位二进制数的大小的电路,当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。,当高位相等时，两数的比较结果由低位比较的结果决定。,用一位数值比较器设计多位数值比较器的原则,58,真值表,FAB=(A1B1)+(A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB=(A1B1)+(A1=B1)(A0B0),59,FAB=(A1B1)+(A1=B1)(A0B0),FA=B=(A1=B1)(A0=B0),FAB=(A1B1)+(A1=B1)(A0B0),60,3 集成数值比较器,(1.)集成数值比较器74LS85的功能,74LS85的引脚图,74LS85是四位数值比较器，其工作原理和两位数值比较器相同。,74LS85的示意框图,61,4位数值比较器74LS85的功能表,62,用两片74LS85组成8位数值比较器（串联扩展方式）。,2.集成数值比较器的位数扩展,输入:A=A7 A6A5A4A3 A2A1A0 B=B7B6B5B4B3 B2B1B0,63,用两片74LS85组成16位数值比较器（串联扩展方式）。,采用串联扩展方式数值比较器,64,用74HC85组成16位数值比较器的并联扩展方式。,65,4.4.5 算术运算电路,在两个1位二进制数相加时，不考虑低位来的进位的相加-半加 在两个二进制数相加时，考虑低位进位的相加-全加 加法器分为半加器和全加器两种。,半加器,全加器,1、半加器和全加器,两个4 位二进制数相加:,66,（1）1位半加器（Half Adder）,不考虑低位进位，将两个1位二进制数A、B相加的器件。,半加器的真值表,逻辑表达式,如用与非门实现最少要几个门?,C=AB,逻辑图,67,（2）全加器（Full Adder）,全加器真值表,全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。,68,你能用7415174138设计全加器吗?用这两种器件组成逻辑函数产生电路,有什么不同?,于是可得全加器的逻辑表达式为,69,加法器的应用,全加器真值表,ABC有奇数个1时S为1；ABC有偶数个1和全为0时S为0。-用全加器组成三位二进制代码奇偶校验器,用全加器组成八位二进制代码奇偶校验器，电路应如何连接？,70,（1）串行进位加法器,如何用1位全加器实现两个四位二进制数相加？A3 A2 A1 A0+B3 B2 B1 B0=?,低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。,2、多位数加法器,71,定义两个中间变量Gi和Pi：,Gi=AiBi,（2）超前进位加法器,提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。,定义第i 位的进位信号（Ci）：,Ci=GiPi Ci-1,72,4位全加器进位信号的产生：,C0=G0+P0 C-1,C1=G1+P1 C0C1=G1+P1 G0+P1P0 C-1,C2=G2+P2 C1 C2=G2+P2 G1+P2 P1 G0+P2 P1 P0C-1,C3=G3+P3 C2=G3+P3（G2+P2 C1)=G3+P3 G2+P3P2 C1=G3+P3 G2+P3P2(G1+P1C0)C3=G3+P3 G2+P3P2 G1+P3P2 P1(G0+P0C-1),Gi=AiBi,Ci=GiPi Ci-1,73,集成超前进位产生器74LS182,逻辑图,逻辑符号,74,超前进位集成4位加法器74LS283,74HC283逻辑框图,75,74HC283逻辑框图,76,4.超前进位加法器74LS283的应用,例1.用两片74LS283构成一个8位二进制数加法器。,在片内是超前进位，而片与片之间是串行进位。,77,余3码输出,1,1,0,0,例.用74283构成将8421BCD码转换为余3码的码制转换电路。,8421码,余3码,0000,0001,0010,0011,0100,0101,+0011,+0011,+0011,CO,78,3 减法运算,在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。,若n位二进制的原码为N原，则与它相对应的2 的补码为N补=2N N原补码与反码的关系式N补=N反+1,A B=A+B补2n=A+B反+12n,79,1）AB 0的情况。,2）AB 0的情况。,结果表明，在AB 0时，如加补进位信号为1，所得的差就是差的原码。,在AB 0时，如加补的进位信号为0，所得的差是差绝对值的补码。,A=0101，B=0001,A=0001，B=0101,1 0 1 0 0,0 1 1 0 0,80,四位减法运算原理设想：,全加器1完成A加B的补码,全加器2完成不同的差值处理,1 0 1 0 0,0 1 1 0 0,0 1 0 0,+0 0 0 0,0 0 1 1,+1,0 1 0 0,AB 0,AB 0,A=0101 B=0001,A=0001 B=0101,借位信号为0时，差值为正数，电路以原码形式输出，全加器2的输入加0000。,借位信号为1时，差值为负数，需再求反加1，得差值原码。,81,四位减法运算电路：,0 0 0 0,1 1 1 1,0,1,82,输出为原码的4位减法运算逻辑图,83,作 业,