数电第3章(组合逻辑电路).ppt

第三章 组合逻辑电路,数字电子技术基础Fundamentals of Digital Electronic Technology,2,3.2 组合逻辑电路的分析和设计方法,3.3 若干常用的组合逻辑电路,3.4 组合逻辑电路中的竞争-冒险现象,3.1 概述,3,本章内容提要1.小规模集成电路(SSI)构成组合逻辑电路的一般分析方法和设计方法。2.常用组合逻辑电路的基本工作原理及常用中规模集成（MSI）组合逻辑电路的逻辑功能、使用方法和应用举例。,4,逻辑电路,组合逻辑电路,时序逻辑电路,现时的输出仅取决于现时的输入,除与现时输入有关外还与电路原来的状态有关,3.1概 述,数字电路分类：组合逻辑电路和时序逻辑电路。组合逻辑电路:任意时刻的输出仅仅取决于当时的输入信号，而与电路原来的状态无关。,5,一.组合逻辑电路的特点 电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。,每一个输出变量是全部或部分输入变量的函数：L1=f1（A1、A2、Ai）L2=f2（A1、A2、Ai）Lj=fj（A1、A2、Ai）,二、逻辑功能的描述,6,3.2 组合逻辑电路的分析方法和设计方法,分析过程一般包含4个步骤：,3.2.1 组合逻辑电路的分析方法,所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。,(1)由逻辑图写表达式；(2)化简表达式；(3)列真值表；(4)描述逻辑功能。,7,例3.3.1：组合电路如图所示，分析该电路的逻辑功能。,解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量P。,8,（2）化简与变换：,（3）由表达式列出真值表。,（4）分析逻辑功能：当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路 称为“不一致电路”。,9,3.2.2 组合逻辑电路的设计方法,设计逻辑电路标准-“最简逻辑电路”：器件数量最少、器件种类最少，器件之间的连线最少。,与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。,设计步骤：(1)分析设计要求，设置输入输出变量并逻辑赋值；(2)列真值表；(3)写出逻辑表达式，并化简；(4)画逻辑电路图。,10,例1：设计一个三人表决电路，结果按“少数服从多数”的原则决定。解：（1）列真值表：,（3）化简。,（2）由真值表写出逻辑表达式：,11,如果，要求用与非门实现该逻辑电路，就应将表达式转换成与非与非表达式：（德摩根定理）,画出逻辑图如图所示。,得最简与或表达式：,（4）画出逻辑图。,12,例2:一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。,解：(1)分析设计要求，设输入输出变量并逻辑赋值；,输入变量：烟感A、温感B，紫外线光感C；输出变量：报警控制信号Y。逻辑赋值：用1表示肯定，用0表示否定。,13,(2)列真值表；把逻辑关系转换成数字表示形式；,真值表,(3)由真值表写逻辑表达式，并化简；,化简得最简式：,14,(4)画逻辑电路图：,用一个与或非门加一个非门就可以实现，其逻辑电路图如下图所示。,如果作以下变换：,用与非门实现.,15,解：（1）列真值表（简化真值表，三输入应有八种情况，输入变量不独立，是有约束项的逻辑问题）。,例3：设计一个电话机信号控制电路。电路有I0（火警）、I1（盗警）和I2（日常业务）三种输入信号，通过排队电路分别从L0、L1、L2输出，在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应首先接通火警信号（优先级最高），其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成门电路7400（每片含4个2输入端与非门）实现。,16,（2）由真值表写出各输出的逻辑表达式：,（3）根据要求，将上式转换为与非表达式：,（4）画出逻辑图。,17,3.3 若干常用的组合逻辑电路,人们为解决实践上遇到的各种逻辑问题，设计了许多逻辑电路。然而，我们发现，其中有些逻辑电路经常、大量出现在各种数字系统当中。为了方便使用，各厂家已经把这些逻辑电路制造成中规模集成的组合逻辑电路产品。,比较常用的有编码器、译码器、数据选择器、加法器和数值比较器等等。下面分别进行介绍。,18,生活中常用十进制数及文字、符号等表示事物。,二进制代码,用二进制代码表示文字、符号或者数码等特定对象的过程，称为编码。实现编码的逻辑电路，称为编码器。,编码器,译码器,一般而言，N个不同的信号，至少需要n位二进制数编码。N和n之间满足关系:2nN,19,一、普通二进制编码器,3位二进制编码器有8个输入端，3个输出端，所以常称为8线3线编码器，其功能真值表见下表：（输入为高电平有效，只允许一个信息入，即每次只一个I为1，对输入有约束）,输 入,输 出,0,Y,2,1,Y,Y,1 0 0 0 0 0 0 0,0 1 0 0 0 0 0 0,0 0 1 0 0 0 0 0,0 0 0 1 0 0 0 0,0 0 0 0 1 0 0 0,0 0 0 0 0 1 0 0,0 0 0 0 0 0 1 0,0 0 0 0 0 0 0 1,1,I,2,I,5,4,6,I,I,0,3,I,7,I,I,I,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,编码器真值表,20,由真值表写出各输出的逻辑表达式为（利用了约束项化简）：Y2=I4+I5+I6+I7 Y1=I2+I3+I6+I7 Y0=I1+I3+I5+I7,用或门实现逻辑电路,21,用与非门和非门实现逻辑电路：,22,例*：设计一个键控8421BCD码编码器。,23,（2）由真值表写出各输出的逻辑表达式为（下式为利用约束项化简后的结果）：,解：（1）列出真值表：（开关按下表示该条线为0电位，对该条编号的开关编码，只允许一个开关按下，有约束条件）,重新整理得：,（3）由表达式画 出逻辑图：,A,B,C,D,(4)增加控制使能标志GS：,a.当按下S0S9任意一个键时，或非门有1出0，与非门有0出1，GS=1，表示有信号输入；b.当S0S9均没按下时，GS=0，表示没有信号输入。,26,优先编码器允许同时输入两个以上编码信号,并按优先级输出。,集成优先编码器举例1).74LS148（8线-3线优先编码器),二、优先编码器,在上述二进制编码器中，如果多个输入端同时为1，其输出是混乱的。因此，在数字系统中常要求当编码器同时有多个输入为有效时，输出不但有意义，且应按事先编排好的优先顺序输出，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。,27,输入信号以I7的优先权最高，I0的优先权为最低。,74LS148的功能表,按真值表写出逻辑表达式，利用约束项化简，并用圈0的办法.,28,29,把I1I9的十个状态分别编成十个BCD码。其中I9的优先权最高，I1的优先权最低。,2)、74LS147(二十进制编码器),74LS147的功能表,30,二十进制优先编码器74LS147的逻辑图,31,用两片74LS148接成16线4线优先编码器.将 A0A1516个低电平输入信号编为00001111 16个4位二进制代码。其中A15的优先权最高，A0的优先权最低。,三编码器的扩展应用,32,3.3.2 译码器,译码：编码的逆过程，将编码时赋予代码的特定含义“翻译”出来。译码器：实现译码功能的电路。,常用的译码器有二进制译码器、二-十进制 译码器和显示译码器等。,一译码器的基本概念及工作原理,33,二、二进制译码器位二进制译码器（线线译码器）,译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。,34,采用二极管与门阵列构成的位二进制译码器,用二极管与门阵列构成的译码器比较简单，但是其电路的输入电阻较低而输出电阻较高，且输出的高、低电平信号发生偏移。通常只在一些大规模集成电路内部采用这种结构，而在一些中规模集成电路译码器中多采用三极管集成门电路结构。,35,用与非门组成的线线译码器74LS138,36,3线8线译码器74LS138的功能表,37,三、二十进制译码器74LS42：将输入BCD码的十个代码译成十个高、低电平输出信号。,38,1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,0,1,1,1,1,1,1,1,1,1,1,1,1,0,1,1,1,1,1,1,1,1,1,1,1,1,1,1,0,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,1,伪,码,序号,二十进制译码器74LS42的真值表,39,试用两片3线8线译码器74LS138组成4线16线译码器，将输入的4位二进制代码D3D2D1D0译成16个独立的低电平信号Z0Z15。,译码器的扩展,40,四、用译码器产生多输出函数,例：试利用3线8线译码器产生一组多输出逻辑函数,41,解：当S=1时，3线8线译码器各输出端的函数式为：,将Z1Z4化为最小项之和的形式：,42,经转换得：,即,43,五、数字显示译码器,常用的数字显示器有多种类型:按显示方式分，有字型重叠式、点阵式、分段式等。按发光物质分，有半导体显示器(又称发光二极管(LED)显示器)、荧光显示器、液晶显示器、气体放电管显示器等。1七段数字显示器原理,44,按内部连接方式不同，七段数字显示器分为共阴极和共阳极两种。,2七段显示译码器7448七段显示译码器7448是一种与共阴极数字显示器配合使用的集成译码器。,共阴极,共阳极,45,46,（1）正常译码显示。LT=1，BI/RBO=1时，对输入为十进制数l15的二进制码（00011111）进行译码，产生对应的七段显示码。,（2）灭零。当LT=1，而输入为0的二进制码0000时，只有当RBI=1时，才产生0的七段显示码,如果此时输入RBI=0，则译码器的ag输出全0，使显示器全灭；所以RBI称为灭零输入端。,（3）试灯。当LT=0时，无论输入怎样，ag输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。LT称为试灯输入端。,7448的逻辑功能：,47,（4）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。作输入使用时，如果BI=0时，不管其他输入端为何值，ag均输出0，显示器全灭。因此BI称为灭灯输入端。作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO 又称为灭零输出端。,48,将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。,具有无效0消隐功能的多位数码显示系统,小数点前无效0消隐方向,小数点后无效0消隐方向,49,3.3.3 数据选择器,一、数据选择器的基本概念及工作原理 数据选择器根据地址选择码从多路输入数据中选择一路，送到输出。,50,以双4选1数据选择器74LS153为例，它包含两个完全相同的选数据选择器，两个数据选择器有公共的地址输入端，而数据输入端和输出端十各自独立的。通过给定不同的地址代码，即可从个输入数据中选出所要的一个，并送至输出端Y。,逻辑表达式：,例：四选一数据选择器,51,在CMOS集成电路中经常用传输门组成数据选择器。以双4选1数选器CC14539为例：,S为附加控制端，S=0时数选器正常工作，S=1时数选器被禁止工作，输出被封锁为低电平。此外，S也作为扩展端使用，以实现片间的连接。,52,试用一片双4选1数选器CC14539组成一个8选1数据选择器。,53,二、数据选择器的应用,例:试用四选一数据选择器实现逻辑函数,解:当S=1时,4选1数选器的逻辑函数式为:Y=D0(A1A0)+D1(A1A0)+D2(A1A0)+D3(A1A0)分析:将地址输入A0,A1和数据输入视为三变量R,A,G.则需令 D0 D3为第三个变量的适当状态(原变量，反变量，0，1)，将（1）式变换成与（2）式对应的形式：Y=R(A G)+R(AG)+R(A G)+1(AG),(1)式,(2)式,(3)式,将（2）式与（3）式对比：令 A1=A，A0=G，D0=R D1=D2=R，D3=1,A,0,A,1,D,0,D,1,D,2,D,3,S,Y,G,A,R,R,Y,1,54,例2：用八选一数据选择器产生三变量逻辑函数,55,可看出一片4选1数选器能产生任何一种最多3变量的逻辑函数，一片8选1数选器能产生任何一种最多4变量的逻辑函数，.，即具有n位地址输入的数据选择器可以产生任何一种输入变量数不大于n+1的组合逻辑函数。,74LS152,56,3.3.4 加法器,一、加法器的基本概念及工作原理加法器实现两个二进制数的加法运算 1半加器只能进行本位加数、被加数的加法运算而不考虑低位进位。,画出逻辑电路图。,由真值表直接写出表达式:,半加器的真值表：,57,如果采用与非门组成半加器，则将上式用代数法变换成与非形式：,由此画出用与非门组成的半加器。,58,2全加器能同时进行本位数和相邻低位的进位信号的加法运算。,由真值表直接写出逻辑表达式，再经代数法化简和转换得：,59,根据逻辑表达式画出全加器的逻辑电路图：,双全加器74LS182的1/2逻辑图,60,二、多位数加法器,4位串行进位加法器,这种加法器的最大缺点是运算速度慢，做一次加法运算可能需要四个全加器的传输延迟时间。但是其电路结构比较简单。,1.串行进位加法器：依次将低位的进位输出接到高位的进位输入，每一位的相加结果都必须等到低一位进位产生以后才能建立（行波进位加法器）.,61,2.超前进位加法器*：进位Ci是Ai-1,Ai-2,.,A0及Bi-1,Bi-2,.,B0的函数，通过逻辑电路得出每一个Ci.,Ci=AiBi+(Ai+Bi)Ci-1 可使 Gi=AiBi，Pi=(Ai+Bi)则 Ci=Gi+PiCi-1 将此式展开得：,Ci=Gi+PiCi-1=Gi+Pi(Gi-1+Pi-1Ci-2)=.=Gi+PiGi-1+PiPi-1Gi-2+.+PiPi-1.P1G0+PiPi-1.P0C0,4位超前进位加法器74LS283的逻辑图如右图,62,3.3.5 数值比较器用来将两个同样位数的二进制数A、B进行比较，并能判别其大小关系的逻辑器件，叫做数值比较器。比较结果为：大于、等于、小于。一、1位数值比较器两个1 位二进制数A和B相比较。这时有三种可能：AB（即A=1、B=0），则A=B（即A=1、B=1），则AB（即A=0、B=1），则,Y(A=B)=AB,63,二、多位数值比较器比较方法：从最高位开始比较，依次逐位进行。例如：4位数值比较器，A=A3A2A1A0，B=B3B2B1B0.1）只有当A3=B3，A2=B2，A1=B1，A0=B0时，才会有A=B.,2）有四种情况使AB（1）当A3B3，则AB（2）A3=B3，A2 B2，则AB（3）A3=B3，A2=B2，A1 B1，则AB（4）A3=B3，A2=B2，A1=B1，A0 B0时，则AB,64,以下是4位数码比较器CC14585,I(AB)是扩展端，供片间连接时用。,65,66,用于实现组合逻辑电路设计最多的中规模集成电路有数据选择器，译码器，全加器等。产生单输出函数选用数据选择器，产生多输出函数则选用译码器。,用MSI设计组合逻辑电路,67,3.4 组合逻辑电路中的竞争-冒险现象,一、竞争冒险现象及其成因 门电路两个输入信号同时向相反的逻辑电平跳变的现象称为竞争。我们把由于竞争而在电路输出端可能产生尖峰脉冲的现象叫做竞争冒险。,分析当输入信号逻辑电平发生变化的瞬间，电路的工作情况:(B首先上升),VIL(max),VIL(max),0,1,68,1,A,B,Y,(A首先下降),二、检查竞争-冒险现象的方法*,单个变量改变时：只要输出的逻辑函数在一定条件下能简化成，则可判定存在竞争-冒险。(例3.4.1)两个及两个以上变量同时改变时，复杂.,69,同一输入变量经不同途径到达输出门的情况（m、n 均为正整数）,70,三、消除竞争-冒险现象的方法*,1、接入滤波电容（176页，图）2、引入选通脉冲（176页，图）3、修改逻辑设计（采用增加冗余的办法，图）,有相接的卡诺图,加搭接块的卡诺图,卡诺图法,增加冗余的办法,71,在负载电路对竞争冒险所产生的尖峰脉冲不敏感时，如负载为发光器件，竞争冒险所产生的尖峰脉冲对电路的工作没有影响，可不必考虑这一问题。,利用选通脉冲克服险象,选通脉冲,P,72,本章小结,1组合逻辑电路的特点是，电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。组合电路是由门电路组合而成，电路中没有记忆单元，没有反馈通路。2组合逻辑电路的分析步骤为：写出各输出端的逻辑表达式化简和变换逻辑表达式列出真值表确定功能。3组合逻辑电路的设计步骤为：根据设计要求选择输入输出变量并赋值列出真值表写出逻辑表达式(或填写卡诺图)逻辑化简和变换画出逻辑图,73,4常用的中规模(MSI)组合逻辑器件包括编码器、译码器、数据选择器、加法器等。5上述组合逻辑器件除了具有其基本功能外，还可用来设计组合逻辑电路。应用中规模组合逻辑器件进行组合逻辑电路设计的一般原则是：使用MSI芯片的个数和品种型号最少，芯片之间的连线最少。6用MSI芯片设计组合逻辑电路最简单和最常用的方法是，用数据选择器设计多输入、单输出的逻辑函数；用二进制译码器设计多输入、多输出的逻辑函数。,74,第三章 作业 3.1 3.3 3.8 3.9*3.10 3.14 3.15 3.16 3.19*3.21*,标注*题,对非电类专业不作要求.,