数字电路-第八章PLD.ppt

第一节 可编程逻辑器件PLD概述,第二节 可编程逻辑阵列PLA,第三节 可编程阵列逻辑PAL,第四节 通用阵列逻辑GAL,第五节 高密度可编程逻辑器件HDPLD原理及应用,简 介,连接线与点增多抗干扰下降,传统的逻辑系统:当规模增大时,焊点多，可靠性下降；,系统规模增加，成本升高；,功耗增加；,占用空间扩大。,简 介,系统放在一个芯片内,用户定制集成电路,简 介,半定制,标准单元（Standard Cell Array 简称SCA）,门阵列（Gate Array简称GA）,可编程逻辑器件（Programmable Logic Device）,近年来PLD从芯片密度、速度等方面发展迅速，已成为一个重要分支。,MAX7128S,ASIC,全定制（Full Custom Design IC）,厂商直接做出。如：表芯,厂商做出半成品,半定制（Semi-Custom Design IC）,第一节 可编程逻辑器件PLD概述,PLD,SPLD,HDPLD,CPLD,FPGA,任何组合函数都可表示为与或表达式：,用两级与或电路实现,PROM,PLA,PAL,GAL,由大量的二级与或单元电路组成,与固定，或编程,与或均可编程,与编程，或固定,PLD有多种品种：PROM、PLA、PAL、GAL、EPLD和FPGA等。但它们组成结构基本相似,与门阵列,或门阵列,乘积项,和项,PLD主体,输入电路,输入信号,互补输入,输出电路,输出函数,可由或阵列直接输出，构成组合；通过寄存器输出，构成时序方式输出。,可直接输出,也可反馈到输入,输出既可以是低电平有效，又可以是高电平有效。,一、PLD的基本结构,第一节 可编程逻辑器件PLD概述,二、PLD的逻辑符号表示方法,1.输入缓冲器表示方法,2.与门和或门的表示方法,第一节 可编程逻辑器件PLD概述,PLD具有较大的与或阵列，逻辑图的画法与传统的画法有所不同。,固定连接,编程连接,F1=ABC,F2=B+C+D,二、PLD的逻辑符号表示方法,2.与门和或门的表示方法,第一节 可编程逻辑器件PLD概述,3.三种特殊表示方法,1.输入全编程，输出为0。,2.也可简单地对应的与门中画叉，因此E=D。,3.乘积项与任何输入信号都没有接通，相当与门输出为1。,第一节 可编程逻辑器件PLD概述,下图给出最简单的PROM电路图，右图是左图的简化形式。,实现的函数为：,固定连接点（与）,编程连接点（或）,实现函数的表达式：最小项表达式,（1）与固定、或编程：ROM和PROM,（2）与或全编程：PLA,（3）与编程、或固定：PAL、GAL和HDPLD,根据与或阵列是否可编程分为三类：,三、PLD的分类,第一节 可编程逻辑器件PLD概述,1.与固定、或编程,0 0 0,0 0 1,0 1 0,1 1 1,连接点编程时，需画一个叉。,输出全部最小项,全译码,A B C,三、PLD的分类,第一节 可编程逻辑器件PLD概述,与阵列全固定，ROM和PROM,2.与、或全编程,代表器件是PLA（Programmable Logic Array），下图给出了PLA的阵列结构。,不象PROM那样与阵列需要全译码。,由于与或阵列均能编程的特点，在实现函数时，所需的是简化后的乘积项之和，这样阵列规模比PROM小得多。,可编程,可编程,三、PLD的分类,第一节 可编程逻辑器件PLD概述,3.与编程、或固定,在这种结构中，或阵列固定若干个乘积项输出。,O1,代表器件PAL（Programmable Array Logic）和GAL（Generic Array Logic）。,三、PLD的分类,第一节 可编程逻辑器件PLD概述,每个交叉点都可编程。,O1为两个乘积项之和。,3种基本的PLD结构,阵,列,类,型,与,或,输出方式,PROM,PLA,PAL,GAL,固定,可编程,可编程,可编程,可编程,可编程,固定,固定,TS,OC,TS,OC,H,L,TS,I/O,寄存器,用户定义,各种PLD的结构特点,第一节 可编程逻辑器件PLD概述,采用PLD设计数字系统和中小规模相比具有如下特点：1.系统体积减小：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片；2.逻辑设计的灵活性增强：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；3.设计周期缩短：由于可编程特性，用PLD设计一个系统所需时间比传统方式大为缩短；,四、PLD的性能特点,第一节 可编程逻辑器件PLD概述,4.系统处理速度提高：实现任何逻辑功能比用中小规模器件所需的逻辑级数少。简化了系统设计，减少了级间延迟，提高了系统的处理速度；5.系统成本降低：由于PLD集成度高，测试与装配的量大大减少，避免了改变逻辑带来的重新设计和修改，有效地降低了成本；6.系统的可靠性提高：减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命,提高抗干扰能力，从而增加了系统的可靠性；7.系统具有加密功能：某些PLD器件，如GAL或高密度可编程逻辑器件本身具有加密功能。,四、PLD的性能特点,第一节 可编程逻辑器件PLD概述,用可编程逻辑器件设计电路需要相应的开发软件平台和编程器，可编程逻辑器件开发软件和相应的编程器多种多样。特别是一些较高级的软件平台，一个系统除了方案设计和输入电路外，其它功能都可用编程软件自动完成。可编程逻辑器件设计电路过程如下图所示：,器时 件序 功检 能查,设计人员完成,四、用PLD实现逻辑电路的方法与过程,第一节 可编程逻辑器件PLD概述,一、可编程逻辑阵列PLA,可编程逻辑阵列PLA和PROM相比之下，有如下特点：,1.PROM是与阵列固定、或阵列可编程，而PLA是与和或阵列全可编程；,2.PROM与阵列是全译码的形式，而PLA是根据需要产生乘积项，从而减小了阵列的规模；,3.PROM实现的逻辑函数采用最小项表达式来描述。而用PLA实现逻辑函数时，运用简化后的最简与或式.,4.在PLA中，对多输入、多输出的逻辑函数可以利用公共的与项，因而提高了阵列的利用率。,第二节 可编程逻辑阵列PLA,例:试用PLA实现四位自然二进制码转换成四位格雷码。,（1）设四位自然二进制码为B3B2B1B0，四位格雷码为G3G2G1G0，得其对应的真值表如下。,（2）根据表列出逻辑函数并简化，得最简输出表达式,（3）转换器有四个输入信号，化简后需用到7个不同的乘积项，组成4 个输出函数，故选用四输入的74PLA实现，,用了七个乘积项，比PROM全译码少用9个，,PLA除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时序逻辑电路。,PROM:164,PLA:7 4,例:四位自然二进制码转换成四位格雷码,第三节 可编程阵列逻辑PAL,PAL采用双极型熔丝工艺，工作速度较高。,（一）PAL的基本结构,1.专用输出基本门阵列结构2.可编程I/O输出结构3.寄存器型输出结构4.带异或门的寄存器型输出结构,PAL的结构:与阵列可编程、或阵列固定.,一、可编程阵列逻辑器件PAL,第三节 可编程阵列逻辑PAL,1.专用输出基本门阵列结构,一个输入,输入信号,四个乘积项,I,或非门低电平有效PAL器件（L型）或门高电平有效PAL器件（H型）互补器件互补输出PAL器件（C型）,第三节 可编程阵列逻辑PAL,2.可编程I/O输出结构,第三节 可编程阵列逻辑PAL,3.寄存器型输出结构,或非门的输出通过D触发器，在CP的上升沿时到达输出。,触发器的Q端可以通过三态缓冲器送到输出引脚,触发器的反相端反馈回与阵列，作为输入信号参与更复杂的时序逻辑运算,第三节 可编程阵列逻辑PAL,4.带异或门的寄存器型输出结构,增加了一个异或门,一、通用阵列逻辑GAL器件,第四节 通用逻辑阵列GAL,第四节 通用逻辑阵列GAL,16个输入引脚：29固定做输入引脚1、11、12、13、14、17、18、19可设置成输入引脚输出引脚：12、13、14、15、16、17、18、19阵列规模：64（与）32（输入）,（一）GAL器件结构和特点,1.GAL16V8的基本结构,一个共用时钟CLK,输入端数量,输出端数量,2.GAL输出逻辑宏单元OLMC的组成,或门：输入端共八个乘积项，一个乘积项来自于选择器PTMUX,第四节 通用逻辑阵列GAL,异或门：当XOR(n)=1时，异或门起反相作用；当XOR(n)=0时，异或门起同相作用。,状态存储器，构成时序电路,PTMUX选择与阵列输出的第一个乘积项或低电平,四个数据选择器：,TSMUX选择三态缓冲器的控制信号,芯片统一OE信号,与阵列第一个乘积项,高电平,低电平,FMUX与阵列反馈信号的来源,本单元的输出相邻单元的输出固定低电平,时钟控制,使能控制,OMUX选择输出方式,编程元件：AC1(n)、AC0编程实现,3.输出逻辑宏单元OLMC输出结构,专用输入组态专用输出组态组合输入/输出组态寄存器组态寄存器组合I/O组态,五种基本组态,第四节 通用逻辑阵列GAL,三态输出缓冲器的输出呈现高电阻，本单元输出功能被禁止，可作输入端用。,I/O可以作为输入端，提供给相邻的逻辑宏单元。,本级输入信号却来自另一相邻宏单元。,专用输入组态,本单元的反馈信号和去相邻单元的信号都被阻断,三态缓冲器使能，异或门的输出不经过D触发器，直接由处于使能状态的三态门输出，属于组合输出,专用输出组态,组合输入/输出组态,适合于三态I/O缓冲等双向组合逻辑电路,寄存器组态,输出缓冲器的使能信号,时钟，作为公共端,适合于实现计数器、移位寄存器等时序逻辑电路,寄存器组合I/O组态,差别,使用场合不同，适合实现在一个带寄存器器件作组合输出；CLK和OE公用，不能做输入。,4.GAL的特点,(1)有较高的通用性和灵活性：既可实现组合电路，又可实现时序电路。,(2)100可编程：GAL采用浮栅编程技术，使与阵列以及逻辑宏单元可以反复编程，电编程、电擦写。,第四节 通用逻辑阵列GAL,（一）GAL器件结构和特点,(3)高性能的E2COMS工艺：使GAL的高速度、低功耗，编程数据可保存20年以上。,(4)100%可测试：GAL的宏单元接成时序状态，可以通过测试软件对它门的状态进行预置，从而可以随意将电路置于某一状态，以缩短测试过程，保证电路在编程以后，对编程结果100可测。,4.GAL的特点,第四节 通用逻辑阵列GAL,（一）GAL器件结构和特点,（二）GAL器件的编程方法和应用,编程对象：与阵列和输出宏单元 编程手段：软件开发平台和硬件编程设备，编程方法：早期的GAL器件编程需要使用专门的编程器，将需要编程的GAL器件插入编程器进行编程，然后将编程后的GAL器件连接在设计者的设计系统。新一代的GAL器件，可以脱离开编程器，直接在设计者的电路系统上编程。,第四节 通用逻辑阵列GAL,二、通用阵列逻辑GAL器件,汇编型软件：如FM，这类软件没有简化功能，要求输入文件采用最简与或式的逻辑描述方式；编译型软件：如Synario软件平台，这类软件的特点是待实现的逻辑电路是由设计者根据软件平台规定的图形输入文件或可编程逻辑设计语言编写的语言输入文件进行描述，然后软件平台对设计者的电路进行描述转换，分析，简化，模拟仿真、自动进行错误定位等。,GAL的开发软件,时钟必须共用；或的乘积项最多只有8个；GAL器件的规模小，达不到在单片内集成一个数字系统的要求；尽管GAL器件有加密的功能，但随着解密技术的发展，对于这种阵列规模小的可编程逻辑器件解密已不是难题。,GAL器件存在问题,第四节 通用逻辑阵列GAL,第五节 高密度可编程逻辑器件HDPLD,SPLD的阵列容量较小，不适合于实现规模较大的设计对象。SPLD片内触发器资源不足。不能适用于规模较大的时序电路。SPLD输入、输出控制不够完善，限制了芯片硬件资源的利用率和它与外部电路连接的灵活性。SPLD编程下载必须将芯片插入专用设备，使得编程不够方便，设计人员 企盼提供一种更加直捷、不必拔插待编程芯片就可下载的编程技术。,SPLD存在问题,基本包含三种结构：,CPLD是阵列型高密度可编程控制器，其基本结构形式和PAL、GAL相似，都由可编程的与阵列、固定的或阵列和逻辑宏单元组成，但集成规模都比PAL和GAL大得多。,逻辑阵列块（LAB）可编程I/O单元可编程连线阵列（PIA）。,一、CPLD(复杂可编程逻辑器件),逻辑阵列块（LAB）,一个LAB由十多个宏单元的阵列组成。每个宏单元由三个功能块组成：逻辑阵列 乘积项选择矩阵 可编程寄存器,它们可以被单独的配置为时序逻辑或组合逻辑工作方式。如果每个宏单元中的乘积项不够用时，还可以利用其结构中的共享和并联扩展乘积项。,可编程I/O单元 I/O端常作为一个独立单元处理。通过对I/O端口编程，可以使每个引脚单独的配置为输入输出和双向工作、寄存器输入等各种不同的工作方式。,可编程连线阵列 在各LAB之间以及各LAB和I/O单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。,CPLD的结构,CPLD的 逻辑块结构,MAX7000系列CPLD,复杂的可编程逻辑器件(CPLD),CPLD器件内部含有多个逻辑单元块，每个逻辑块就相当于一个GAL器件；这些逻辑块可以使用可编程内部连线（可编程的开关矩阵）实现相互之间的连接；CPLD允许有更多的输入信号、更多的乘积项和更多的宏单元定义；,Altera公司生产的高密度、高性能CMOS可编程逻辑器件,（一）在系统编程芯片EPM7128S的基本结构,二、CPLD,64个I/O引脚；有4个直接输入（INPUT）；TMS、TDI、TDO和TCK是在系统编程引脚。,Altera公司生产的高密度、高性能CMOS可编程逻辑器件之一,（一）在系统编程芯片EPM7128S的基本结构,第五节 高密度可编程逻辑器件HDPLD原理及应用,高集成密度;速度高、低功耗、抗噪声容限较大;在系统编程能力;可测试性能力;线或功能;异步时钟、异步清除功能;单片多系统能力；很强的加密能力,（二）EPM7128S的特点,第五节 高密度可编程逻辑器件HDPLD原理及应用,二、CPLD,三.现场可编程门阵列（FPGA）,是20世纪80年代中期出现的高密度PLD。采用类似于掩模编程门阵列的通用结构，其内部由许多独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。它具有密度高、编程速度快、设计灵活和可再配置等许多优点，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍欢迎，并得到迅速发展。FPGA的功能由逻辑结构的配置数据决定。工作时，这些配置数据存放在片内的SRAM或熔丝图上。基于SRAM的FPGA器件，在工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的EPROM、E2PROM或计算机软、硬盘中。人们可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场编程。,三、现场可编程门阵列(FPGA),PLD器件基于“与-或”阵列结构；FPGA器件基于门阵列结构；特点：不受“与-或”阵列结构限制和宏单元中触发器和I/O端数量限制；依靠内部的门阵列逻辑单元以及它们的连接构成任何复杂的逻辑电路；具有更高的密度和更大的灵活性；,FPGA的基本结构：可编程逻辑模块CLB 输入输出模块IOB 互连资源IR,可编程逻辑模块CLB 结构形式：查找表结构 多路开关结构 多级与非门结构。,电路组成：逻辑函数发生器触发器数据选择器信号变换,可编程输入输出模块(IOB)IOB主要完成芯片内部逻辑与外部封装脚的接口，它通常排列在芯片的四周；提供了器件引脚和内部逻辑阵列的接口电路。每一个IOB控制一个引脚(除电源线和地线引脚外)，将它们可定义为输入、输出或者双向传输信号端。,可编程互连资源(IR)包括各种长度的连线线段和一些可编程连接开关。连线通路的数量与器件内部阵列的规模有关，阵列规模越大，连线数量越多。互连线按相对长度分为单线、双线和长线三种。,FPGA的基本结构,FPGA 的结构示意图,简化的CLB原理框图,简化的IOB原理框图,8.5 现场可编程门阵列(FPGA),三、现场可编程门阵列FPGA基本结构,FPGA的编程单元是基于静态存储器（SRAM）结构，从理论上讲，具有无限次重复编程的能力,下面介绍XILINX公司的XC4000E系列芯片，了解FPGA内部各个模块的功能。,可配置逻辑模块CLB,输入/输出模块I/OB,可编程连线PI,编程开关矩阵PSM,第五节 高密度可编程逻辑器件HDPLD原理及应用,SRAM结构：可以无限次编程，但它属于易失性元件，每次使用要进行配载；内部连线结构：EDPLD的信号汇总于编程内连矩阵，然后分配到各个宏单元，因此信号通路固定，系统速度可以预测。FPGA的内连线是分布在CLB周围，而且编程的种类和编程点很多，使得布线相当灵活，因此在系统速度方面低于EDPLD的速度。,三、现场可编程门阵列FPGA特点,第五节 高密度可编程逻辑器件HDPLD原理及应用,芯片逻辑利用率：由于FPGA的CLB规模小，可分为两个独立的电路，又有丰富的连线，所以系统综合时可进行充分的优化，以达到逻辑最高的利用。芯片功耗：高密度可编程逻辑器件HDPLD的功耗一般在0.5W2.5W之间，而FPGA芯片功耗0.25mW5mW，静态时几乎没有功耗，所以称FPGA为零功耗器件。,三、现场可编程门阵列FPGA特点,第五节 高密度可编程逻辑器件HDPLD原理及应用,技术的推动与电路设计的革命用CPLD和FPGA设计数字系统,器件：高集成度、超小型、低功耗、表面贴装ISP技术与强大的开发系统功能硬件描述语言（HDL）计算机功能极大增强与EDA技术普及硬件设计软件化与软件实现硬件化ASIC自顶向下的设计流程SOCSystem On Chip,1.存储器分为RAM 和ROM；2.RAM是随机存取存储器分动态和静态；3.PROM是编程只读存储器，可用来存储程序、固定数据，程序及数据是以二进制码的形式事先存入PROM中，它们不会丢失;4.PROM除了存储数据外，还可以编程逻辑函数;5.编程逻辑函数的器件还包括EPROM、PLA、PAL和GAL等。6.HDPLD分为CPLD和FPGA;7.CPLD实现组合逻辑函数是从任何组合逻辑电路均可表示为与或表达式，加上触发器可实现时序电路的原理出发而构成.,小 结,