数字电子电路教案第四章.ppt

概述,第 3 章组合逻辑电路,组合逻辑电路中的竞争冒险,加法器和数值比较器,数据选择器与数据分配器,译码器,编码器,组合逻辑电路的分析和设计方法,本章小结,主要要求：,掌握组合逻辑电路和时序逻辑电路的概念。,了解组合逻辑电路的特点与描述方法。,概述,一、组合逻辑电路的概念,指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。,数字电路根据逻辑功能特点的不同分为,指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。,二、组合逻辑电路的特点与描述方法,组合电路的描述方法主要有逻辑表达式、真值表、卡诺图和逻辑图等。,主要要求：,理解组合逻辑电路分析与设计的基本方法。,熟练掌握逻辑功能的逻辑表达式、真值表、卡诺图和逻辑图表示法及其相互转换。,3.1组合逻辑电路的分析方法和设计方法,一、组合逻辑电路的基本分析方法,分析思路：,基本步骤：,根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。,例 分析下图所示逻辑 电路的功能。,解：,(1)写出输出逻辑函数式,Y,Y1,(3)分析逻辑功能,根据异或功能可列出真值表如右表；也可先求标准与或式，然后得真值表。后者是分析电路的常用方法，下面介绍之。,通过分析真值表特点来说明功能。,A、B、C 三个输入变量中，有奇数个 1时，输出为 1，否则输出为 0。因此，图示电路为三位判奇电路，又称奇校验电路。,初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。,由 Si 表达式可知，当输入有奇数个 1 时，Si=1，否则 Si=0。,例 分析下图电路的逻辑功能。,解：,(2)列真值表,(1)写出输出逻辑函数式,由 Ci-1 表达式可画出其卡诺图为：,可列出真值表为,(3)分析逻辑功能,将两个一位二进制数 Ai、Bi 与低位来的进位 Ci-1 相加，Si 为本位和，Ci 为向高位产生的进位。这种功能的电路称为全加器。,二、组合逻辑电路的基本设计方法,设计思路：,基本步骤：,分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。,分析设计要求并列出真值表求最简输出逻辑式画逻辑图。,首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值(即规定它们何时取值 0，何时取值1)。然后分析输出变量和输入变量间的逻辑关系，列出真值表。,根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。,下面通过例题学习如何设计组合逻辑电路,(一)单输出组合逻辑电路设计举例,例 设计一个A、B、C三人表决电路。当表决某个提案时，多数人同意，则提案通过，但A具有否决权。用与非门实现。,解：,(1)分析设计要求，列出真值表,设 A、B、C 同意提案时取值为 1，不同意时取值为 0；Y 表示表决结果，提案通过则取值为 1，否则取值为 0。可得真值表如右。,(2)化简输出函数,Y=AC+AB,用与非门实现,，并求最简与非式,(3)根据输出逻辑式画逻辑图,(二)多输出组合逻辑电路设计举例,解：,(2)求最简输出函数式,Ci=Ai Bi,(3)画逻辑图,例 试设计半加器电路。,将两个 1 位二进制数相加，而不考虑低位进位的运算电路，称为半加器。,(1)分析设计要求，列真值表。,半加器电路能用与非门实现吗？,用与非门实现的半加器电路为,主要要求：,理解编码的概念。,理解常用编码器的类型、逻辑功能和使用方法。,3.2编码器,一、编码器的概念与类型,编码,将具有特定含义的信息编成相应二进制代码的过程。,实现编码功能的电路,用 n 位二进制数码对 2n 个输入信号进行编码的电路。,二、二进制编码器,由图可写出编码器的输出逻辑函数为,由上式可列出真值表为,原码输出,被编信号高电平有效。,8 线 3 线编码器,三、二十进制编码器,将 0 9 十个十进制数转换为二进制代码的电路。又称十进制编码器。,原码输出,10 线 4 线编码器,被编信号高电平有效,为何要使用优先编码器？,四、优先编码器(即 Priority Encoder),允许同时输入数个编码信号，并只对其中优先权最高的信号进行编码输出的电路。,普通编码器在任何时刻只允许一个输入端请求编码，否则输出发生混乱。,二-十进制优先编码器 CT74LS147,反码输出,依次类推,主要要求：,理解译码的概念。,掌握二进制译码器 CT74LS138 的逻辑功能和使用方法。,3.3译码器,理解其他常用译码器的逻辑功能和使用方法。,掌握用二进制译码器实现组合逻辑电路的方法。,一、译码的概念与类型,译码是编码的逆过程。,将表示特定意义信息的二进制代码翻译出来。,实现译码功能的电路,二、二进制译码器,将输入二进制代码译成相应输出信号的电路。,译码输出高电平有效,译码输出低电平有效,2-4 线译码器电路与工作原理演示,(一)3 线 8 线译码器 CT74LS138 简介,(一)3 线 8 线译码器 CT74LS138 简介,3 位二进制码输入端,8 个译码输出端低电平有效。,实物图片,允许译码器工作,禁止译码,0,0,输出逻辑函数式,二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。,(二)用二进制译码器实现组合逻辑函数,由于有 A、B、C 三个变量，故选用 3 线-8 线译码器。,解：,(1)根据逻辑函数选择译码器,例 试用译码器和门电路实现逻辑函数,选用 3 线-8 线译码器 CT74LS138，并令 A2=A，A1=B，A0=C。,(2)将函数式变换为标准与-或式,(3)根据译码器的输出有效电平确定需用的门电路,(4)画连线图,例 试用译码器实现全加器。,解：,(1)分析设计要求，列出真值表,设被加数为 Ai，加数为 Bi，低位进位数为 Ci-1。输出本位和为 Si，向高位的进位数为 Ci。,列出全加器的真值表如下：,(3)选择译码器,选用 3 线 8 线译码器 CT74LS138。并令 A2=Ai，A1=Bi，A0=Ci-1。,(2)根据真值表写函数式,(4)根据译码器的输出有效电平确定需用的门电路,(5)画连线图,(三)译码器的扩展,低位片,高位片,(三)译码器的扩展,例如 两片 CT74LS138 组成的 4 线 16 线译码器。,16 个译码输出端,4 位二进制码输入端,低 3 位码从各译码器的码输入端输入。,STA不用，应接有效电平 1。,作 4 线 16 线译码器使能端，低电平有效。,CT74LS138 组成的 4 线 16 线译码器工作原理,将 BCD 码的十组代码译成 0 9 十个对应输出信号的电路，又称 4 线 10 线译码器。,三、二十进制译码器,8421BCD 码输入端，从高位到低位依次为 A3、A2、A1 和 A0。,10 个译码输出端，低电平 0 有效。,0,0,0,1,四、数码显示译码器,将输入的 BCD 码译成相应输出信号，以驱动显示器显示出相应数字的电路。,(一)数码显示译码器的结构和功能示意,(二)数码显示器简介,数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。,1.七段半导体数码显示器(LED),显示的数字形式,VCC+5 V,串接限流电阻,a g 和 DP 为低电平时才能点亮相应发光段。,a g 和 DP 为高电平时才能点亮相应发光段。,共阳接法数码显示器需要配用输出低电平有效的译码器。,共阴接法数码显示器需要配用输出高电平有效的译码器。,即液态晶体,2.液晶显示器(LCD),点亮七段液晶数码管的方法与半导体数码管类似。,液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子，破坏了液晶分子的整齐排列，液晶对入射光产生散射而变成了暗灰色，于是显示出相应的数字。当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。,3.七段显示译码器,消隐控制端，低电平有效。,8421 码输入端,译码驱动输出端，高电平有效。,允许数码显示,伪码,相应端口输出有效电平 1，使显示相应数字。,输入BCD 码,禁止数码显示,数码显示器结构及译码显示原理演示,主要要求：,理解数据选择器和数据分配器的作用。,理解常用数据选择器的逻辑功能及其使用。,掌握用数据选择器实现组合逻辑电路的方法。,3.4数据选择器和数据分配器,一、数据选择器和数据分配器的作用,数据选择器:根据地址码的要求，从多路输入信号中 选择其中一路输出的电路.,又称多路选择器(Multiplexer，简称MUX)或多路开关。,多路输入,一路输出,地址码输入,Y=D1,D1,常用 2 选 1、4 选 1、8 选 1和 16 选 1 等数据选择器。,数据选择器的输入信号个数 N 与地址码个数 n 的关系为 N=2n,数据分配器:根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。,Demultiplexer，简称DMUX,一路输入,多路输出,地址码输入,Y1=D,D,二、数据选择器的逻辑功能及其使用,1.8 选 1 数据选择器 CT74LS151,8 路数据输入端,地址信号输入端,互补输出端,使能端，低电平有效,4 选 1 数据选择器电路与工作原理动画演示,实物图片,因为若A2A1A0=000，则,因为若A2A1A0=010，则,Y=D0,Y=D2,CT74LS151 输出函数表达式,=m0D0+m1D1+m2D2+m3D3+m4D4+m5D5+m6D6+m7D7,2.双 4 选 1 数据选择器 CC14539,两个数据选择器的公共地址输入端。,数据选择器 1 的输出,数据选择器 1 的数据输入、使能输入。,数据选择器 2 的数据输入、使能输入。,数据选择器 2 的输出,使能端低电平有效,数据选择器 2 的逻辑功能同理。,CC14539 数据选择器输出函数式,三、用数据选择器实现组合逻辑函数,由于数据选择器在输入数据全部为 1 时，输出为地址输入变量全体最小项的和。,例如 4 选 1 数据选择器的输出Y=m0 D0+m1 D1+m2 D2+m3 D3 当 D0=D1=D2=D3=1 时，Y=m0+m1+m2+m3。,当 D0 D3 为 0、1 的不同组合时，Y 可输出不同的 最小项表达式。,而任何一个逻辑函数都可表示成最小项表达式，,当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接将逻辑函数输入变量有序地接数据选择器的地址输入端。,因此用数据选择器可实现任何组合逻辑函数。,CT74LS151 有 A2、A1、A0 三个地址输入端，正好用以输入三变量 A、B、C。,例 试用数据选择器实现函数 Y=AB+AC+BC。,该题可用代数法或卡诺图法求解。,Y为三变量函数，故选用 8 选 1 数据选择器，现选用 CT74LS151。,代 数 法 求 解,解：,(2)写出逻辑函数的最小项表达式,(3)写出数据选择器的输出表达式,(4)比较 Y 和 Y两式中最小项的对应关系,(1)选择数据选择器,令 A=A2，B=A1，C=A0,(5)画连线图,即可得输出函数,(1)选择数据选择器,选用 CT74LS151,(2)画出 Y 和数据选择器输出 Y 的卡诺图,(3)比较逻辑函数 Y 和 Y 的卡诺图,设 Y=Y、A=A2、B=A1、C=A0,对比两张卡诺图后得,(4)画连线图,卡 诺 图 法 求 解,解：,与代数法所得图相同,主要要求：,理解加法器的逻辑功能及应用。,了解数值比较器的作用。,3.5 加法器和数值比较器,一、加法器,(一)加法器基本单元,(二)多位加法器,实现多位加法运算的电路,其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。,其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。,串行进位加法器举例,超前进位加法器举例：CT74LS283,相加结果读数为 C3S3S2S1S0,4 位二进制加数 B 输入端,4 位二进制加数 A 输入端,低位片进位输入端,本位和输出端,向高位片的进位输出,二、数值比较器,Digital Comparator，又称数字比较器。用于比较两个数的大小。,(一)1 位数值比较器,(二)多位数值比较器,可利用 1 位数值比较器构成,比较原理：从最高位开始逐步向低位进行比较。,例如 比较 A=A3A2A1A0 和 B=B3B2B1B0 的大小：,若 A3 B3，则 A B；若 A3 B3，则 A B；若 A3=B3，则需比较次高位。,若次高位 A2 B2，则 A B；若 A2 B2，则 A B；若 A2=B2，则再去比较更低位。,依次类推，直至最低位比较结束。,主要要求：,了解竞争冒险现象及其产生的原因和消除措施。,3.6 组合逻辑电路中的竞争冒险,一、竞争冒险现象及其危害,当信号通过导线和门电路时，将产生时间延迟。因此，同一个门的一组输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到达门输入端的时间会有先有后，这种现象称为竞争。,逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲的现象，称为冒险。,可能导致错误动作,二、竞争冒险的产生原因及消除方法,负尖峰脉冲冒险举例,可见，在组合逻辑电路中，当一个门电路(如 G2)输入两个向相反方向变化的互补信号时，则在输出端可能会产生尖峰干扰脉冲。,正尖峰脉冲冒险举例,理想,考虑门延时,理想,考虑门延时,由于尖峰干扰脉冲的宽度很窄，在可能产生尖峰干扰脉冲的门电路输出端与地之间接入一个容量为几十皮法的电容就可吸收掉尖峰干扰脉冲。,消除冒险的方法：,组合逻辑电路指任一时刻的输出仅取决于该时刻输入信号的取值组合，而与电路原有状态无关的电路。它在逻辑功能上的特点是：没有存储和记忆作用；在电路结构上的特点是：由各种门电路组成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。,本章小结,组合逻辑电路的描述方法主要有逻辑表达式、真值表、卡诺图和逻辑图等。,组合逻辑电路的基本分析方法是：根据给定电路逐级写出输出函数式，并进行必要的化简和变换，然后列出真值表，确定电路的逻辑功能。,组合逻辑电路的基本设计方法是：根据给定设计任务进行逻辑抽象，列出真值表，然后写出输出函数式并进行适当化简和变换，求出最简表达式，从而画出最简(或称最佳)逻辑电路。,以 MSI 组件为基本单元的电路设计，其最简含义是：MSI 组件个数最少，品种最少，组件之间的连线最少。,以逻辑门为基本单元的电路设计，其最简含义是：逻辑门数目最少，且各个逻辑门输入端的数目和电路的级数也最少，没有竟争冒险。,用于实现组合逻辑电路的 MSI 组件主要有译码器和数据选择器。,编码器、译码器、数据选择器、数据分配器、数值比较器和加法器等是常用的 MSI 组合逻辑部件，学习时应重点掌握其逻辑功能及应用。,数据选择器的作用是根据地址码的要求，从多路输入信号中选择其中一路输出。,数据分配器的作用是根据地址码的要求，将一路数据分配到指定输出通道上去。,译码器的作用是将表示特定意义信息的二进制代码翻译出来，常用的有二进制译码器、二-十进制译码器和数码显示译码器。,编码器的作用是将具有特定含义的信息编成相应二进制代码输出，常用的有二进制编码器、二-十进制编码器和优先编码器。,数值比较器用于比较两个二进制数的大小。,加法器用于实现多位加法运算，其单元电路有半加器和全加器；其集成电路主要有串行进位加法器和超前进位加法器。,同一个门的一组输入信号到达的时间有先有后，这种现象称为竞争。竞争而导致输出产生尖峰干扰脉冲的现象，称为冒险。竞争冒险可能导致负载电路误动作，应用中需加以注意。,3.6 只读存储器（ROM）,分类,掩模 ROM,可编程 ROM（PROM Programmable ROM）,可擦除可编程 ROM（EPROM Erasable PROM）,说明:,掩模 ROM,PROM,生产过程中在掩模板控制下写入，内容固定，不能更改,内容可由用户编好后写入，一经写入不能更改,紫外光擦除（约二十分钟）,EPROM,存储数据可以更改，但改写麻烦，工作时只读,EEPROM 或 E2PROM,电擦除（几十毫秒）,3.6.1 ROM 的结构和工作原理,1.基本结构,一、ROM 的结构示意图,地址输入,数据输出,n 位地址,b 位数据,最高位,最低位,2.内部结构示意图,存储单元,数据输出,字线,位线,地址译码器,ROM 存储容量=字线数 位线数=2n b（位）,地址输入,3.逻辑结构示意图,(1)中大规模集成电路中门电路的简化画法,连上且为硬连接，不能通过编程改变,编程连接，可以通过编程将其断开,断开,与门,或门,缓冲器,同相输出,反相输出,互补输出,(2)逻辑结构示意图,2n个与门构成 n 位二进制译码器,输出2n 个最小项。,.,n个输入变量,b 个输出函数,或门阵列,与门阵列,二、ROM 的基本工作原理,1.电路组成,二极管或门,二极管与门,位线,字线,输出缓冲,2.工作原理,输出信号的逻辑表达式,字线：,位线：,输出信号的真值表,0 1 0 1,A1 A0,D3 D2 D1 D0,1 0 1 0,0 1 1 1,1 1 1 0,3.功能说明,(1)存储器,(2)函数发生器,地址,存储数据,输入变量,输出函数,(3)译码编码,字线,编码,0 1 0 1,1 0 1 0,0 1 1 1,1 1 1 0,A1 A0,0 0,0 1,1 0,1 1,输入变量,输出函数,由与门阵列先对输入的二进制代码A1A0进行译码，得到4个输出信号W0、W1、W2、W3，再由或门阵列对W0 W34个信号进行编码。,A1A0是地址码，D3、D2、D1、D0是数据。,3.6.2 ROM 应用举例及容量扩展,一、ROM 应用举例,用 ROM 实现以下逻辑函数,例 3.6.2,Y1=m(2,3,4,5,8,9,14,15）,Y2=m(6,7,10,11,14,15）,Y3=m(0,3,6,9,12,15）,Y4=m(7,11,13,14,15）,译码器,编码器,二、ROM 容量扩展,1.存储容量,存储器存储数据的能力，为存储器含存储单元的总位数。,存储容量=字数 位数,字 word,位 bit,1k 1:1024 个字 每个字 1 位 存储容量 1 k,1k 4:1024 个字 每个字 4 位 存储容量 4 k,256 8:256 个字 每个字 8 位 存储容量 2 k,64 k 16:64 k 个字 每个字 16 位 存储容量 1024k（1M）,2.存储容量与地址位数的关系,存储容量 256 4,8 位地址,256=28,4 位数据输出,存储容量 8k8,8k=8210=213,13 位地址,8 位数据输出,3.常用 EPROM,4.ROM 容量的扩展,地址总线,8位数据总线,16位数据总线,D(70),D(158),8 位 16 位,地址线合并（共用）,输出使能端、片选端合并（共用）,数据输出端分为高 8 位和低 8 位,方法,(1)字长的扩展（位扩展）：,(2)字线的扩展（地址码的扩展 字扩展）,3.7 组合电路中的竞争冒险,3.7.1 竞争冒险的概念及产生原因,1、什么叫做竞争：前面分析设计组合电路时，都是在信号稳态情况下讨论的，实际电路工作时，信号变化需要时间，门电路对信号也产生一定的延时，而各个门的延时不尽相同，因此若干个彼此独立的输入信号就不可能恰好同时变化，即使同一信号经过不同的通路到达某个门的输入端也会有先有后，于是产生时差，这种现象称为竞争。,2、什么叫做冒险：由于竞争的存在，在输出信号达到稳定之前，可能出现短暂的错误输出，使电路的输出信号在变化过程中出现非正常的干扰脉冲（又称毛刺），有时会影响电路的正常工作。但不是每一次竞争都会产生错误输出。我们把能产生错误输出的竞争称为“临界竞争”；把不能产生错误输出的竞争称为“非临界竞争”。当组合逻辑电路中有临界竞争时，输入信号的变化会引起短暂的错误输出。我们把这种输出端出现短暂错误输出的现象称为“冒险”，或“险象”。,3、险象产生的原因及分类：,可见，在组合逻辑电路中，当一个门电路(如 G2)输入两个向相反方向变化的互补信号时，则在输出端可能会产生尖峰干扰脉冲。,考虑门延时,理想,考虑门延时,理想,“0”型险象,“1”型险象,负脉冲,正脉冲,下图中输入信号A经过两条途径到达G4门，被称为具有竞争能力的输入信号。而B和C只经过一条途径到达G4门，所以它们是无竞争能力的输入信号。,产生竞争冒险的原因：主要是门电路的延迟时间产生的。,4、险象的判断,判断一个电路是否存在险象现象有两种方法：代数法和卡诺图法。,、代数法如果一个函数在输入信号的某种组合下，输出函数出现或 的形式，则该电路就可能出现险象现象。,令BC1则F即该电路存在“0”型险象。,例1：检查如图所示电路是否存在险象。解：,例2：检查如图所示电路是否存在险象。,解：,令AB0则F说明存在“1”型险象。,例3：判断逻辑表达式 是否存在险象。,解：当B=0、C=1时，出现“0”型险象。当A=1、C=0时，出现“0”型险象。当A=0、B=1时，出现“0”型险象。,逻辑函数表达式 存在“0”型险象。,、卡诺图法将电路的输出函数用卡诺图表示出来，如发现卡诺图中用“1”格所画卡诺圈有相切而不相交现象，说明该电路有可能存在逻辑冒险。,例4：已知某逻辑电路对应的函数表达式为：试用卡诺图法判断该电路是否可能产生险象。,解：画出输出函数的卡诺图,包含最小项m1、m3、m5、m7的卡诺圈,包含最小项m12、m13的卡诺圈,这两个卡诺圈之间存在相邻最小项m5和m13，且m5和m13不被同一卡诺圈包含，这两个卡诺圈相切，可能产生险象。,3.7.2 消除竞争冒险的方法,1、引入封锁脉冲 在门电路输入端引入一个封锁脉冲，在发生竞争的时间内，把可能给产生干扰脉冲的门封住。,在组合逻辑电路中，出现的险象现象，可能导致电路不能正常工作，因此必须避开或消除，其方法有：,未引入封锁脉冲,引入封锁脉冲,2、引入选通脉冲 在门电路的输出端引入选通脉冲。这种方法的实质就是设法保证在毛刺出现时，不许输出信号送到下级电路，当毛刺消失后，再把输出信号送到下级电路。,未引入选通脉冲,引入选通脉冲,3、接入滤波电容(增加惯性延时环节)在门电路的输出端接滤波电容消除干扰脉冲。在组合电路输出端连接一个惯性延时环节，即一个RC低通滤波器。其时间常数=RC。由于组合电路的正常输出是一个频率较低的信号，而由竞争引起的险象都是一些较高的尖脉冲信号，因此险象在通过RC电路后能基本被滤掉，保留下来的仅仅是一些幅度极小的毛刺，它们不再对电路的可靠性产生影响。在实际设计电路时，R和C的大小要经过试验才能最后确定。因为RC值太小就起不到消除毛刺的作用，RC值太大又会使输出信号的边沿变坏。,4、修改逻辑设计，增加冗余项,有卡诺圈相切，则有险象,增加冗余项，消除险象 在具有相切的卡诺圈中，再画一个搭接圈将它们之间的相邻最小项圈起来。,例：函数表达式为,冗余项的选择也可以通过在函数卡诺图上增加多余的卡诺圈来实现。,作业题P227 题3.16(1)P227 题3.17实现题3.13(2),一、填空题,1、某存储器具有13根地址和8根数据线，则该存储器的容量为()。,2、ROM按照数据写入方式的不同可分为()ROM、()的PROM、()的EPROM和()的E2PROM等。,可光擦除可编程,二、选择题,1、组合逻辑电路消除竞争冒险的方法有()。A、修改逻辑设计 B、在输出端接入滤波电容 C、后级加缓冲电路 D、屏蔽输入信号的尖峰干扰,A、B,2、一片容量为1024字节4位的存储器，表示有()个存储单元。A、1024 B、4 C、4096 D、8,C,可电擦除可编程,可编程,掩膜,2138819288K864K,解：连线图如下图所示,题3.9 画出用3片4位数值比较器组成12位数值比较器的连线图。,解：逻辑图如下图所示,题3.14 用二十进制编码器、译码器、发光二极管七段显示器。组成一个1位数码显示电路。当09十个输入端中某一个接地时，显示相应数码。选择合适的器件，画出连线图。,