微处理器8086的总线结构和时序.ppt

1,第6章 8086的总线结构和时序,本章要点 掌握8086CPU的引脚信号的含义。理解两种工作方式下地址总线、数据总线、控制总线，并构成最小方式和最大方式系统。掌握总线周期概念以及系统的读/写时序、中断响应时序等，为后续章节存储器电路设计以及I/O接口电路设计打下良好的基础。,2,本章问题的引出,第三章我们介绍微处理器的结构时已经说明，微处理器的外部结构表现为数量有限的输入输出引脚，这些引脚构成了微处理器级总线。而微处理器级总线带负载的能力弱，加之部分引脚采用复用引脚，所以在微机系统设计时，不能直接与存储器、I/O接口连接。,3,本章问题的引出,微处理器必须通过微处理器级总线和其它逻辑电路连接组成主机板系统，形成系统级总线，简称系统总线。存储器和I/O设备通过接口电路连接在系统总线上。本章讨论单总线系统，下图示出了8086为基础的系统中系统总线的典型结构。,4,本章问题的引出,5,本章问题的引出,微处理器级总线和系统级总线之间的接口逻辑电路称为总线控制逻辑。总线控制逻辑中的驱动器和接收器是为了提高总线的驱动电流的能力和承受电容负载的能力。,6,本章问题的引出,在8086系统中，由于CPU采用分时复用的地址/数据总线，而在执行对存储器读写或对I/O设备输入输出的总线周期中，要求地址信息一直保持有效。因此总线控制逻辑还必须完成对分时复用的地址/数据总线中地址信息的锁存，以实现地址总线和数据总线的分离。,7,本章问题的引出,若系统中包括中断优先级管理时，总线控制逻辑还应包括中断优先级管理逻辑，以实现系统中断的管理。（系统中断的管理用可编程中断控制器8259芯片实现。这部分内容在后面章介绍）如果CPU以外的系统部件可以控制系统总线时，那么要求所有的地址总线和数据总线以及大多数控制总线必须能够在逻辑上与CPU或总线控制逻辑有效地脱开。（即总线请求与授予）,8,本章问题的引出,解决以上问题，必须了解8086CPU的引脚功能。本章主要介绍8086CPU的各引脚功能，在介绍的基础上，引出8086最小方式系统和最大方式系统中系统总线的结构和时序，这是组成微机系统和进行系统硬件开发的基础。,9,6.1 8086的微处理器级总线和系统总线,微处理器外部特性表现在其引脚信号上，学习时请特别关注以下几个方面：,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平高、低电平有效上升、下降边沿有效,输出正常的低电平、高电平外，还可以输出高阻的第三态,有效电平,三态能力,信号的流向,引脚的功能,10,6.1.1 8086的两种工作方式,最小方式构成小规模的应用系统，适合单处理器组成的小系统。8086直接产生存贮器或I/O读写的读写命令等控制信号。最大方式适合用于实现多处理器系统，如接入数值协处理器80878086CPU不直接提供用于存贮器或I/O读写的读写命令等控制信号，而是将当前要执行的传送操作类型编码为三个状态位（S2,S1,S0）输出，由外部的总线控制器8288对状态信号进行译码产生相应信号。,11,8086的两种工作方式（1）,两种方式利用MN/MX引脚区别两种方式下的内部操作并没有区别IBM PC/XT采用最大方式本书以最小方式展开基本原理,12,8086引脚图,8086CPU具有40条引脚，采用双列直插式封装 为了减少芯片的引脚，8086的许多引脚具有双重定义和功能，采用分时复用方式工作，即在不同时刻，这些引脚上的信号是不相同的8086的最大和最小两种工作模式可以通过引脚选择（MN/MX）,13,8086引脚功能,引脚构成了微处理器级总线，引脚功能也就是微处理器级总线的功能。8086CPU的40条引脚中，引脚1和引脚20（GND）为接地端；引脚40(VCC)为电源输入端，采用的电源电压为+5V。引脚19(CLK)为时钟信号输入端。其余36个引脚按其功能来分，地址/数据分时复用总线占用20个引脚，控制总线占16个引脚。,14,6.1.2 最小方式下的引脚定义,分类学习这40个引脚（总线）信号数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚,15,数据和地址引脚,AD15 AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期（T1）输出存储器或I/O端口的16位地址A15 A0其它T状态用于传送16位数据D15 D0,16,数据和地址引脚（续1）,A19/S6 A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期（T1）输出高4位地址A19 A16在访问外设的第一个时钟周期（T1）全部输出低电平无效在总线周期的其它T状态，输出状态信号S6 S3这些状态中，S6恒等于0，S5指示中断允许标志位IF的状态，S4，S3的组合指示CPU当前正在使用的段寄存器,17,数据和地址引脚（续2）,备注：其中S4S3=10表示对存贮器访问时段寄存器为CS，或者表示对I/O端口进行访问以及在中断响应的总线周期中读取中断类型号（这两种情况下不用段寄存器）。,18,读写控制引脚,ALE（Address Latch Enable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7 AD0和A19/S6 A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来,19,读写控制引脚（续1）,M/IO（Memory/Input and Output）存储器或I/O访问，输出、三态该引脚输出低电平时，表示CPU将访问I/O端口，这时地址总线A15 A0提供16位I/O端口地址该引脚输出高电平时，表示CPU将访问存储器，这时地址总线A19 A0提供20位存储器地址,20,读写控制引脚（续2）,WR（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据,21,读写控制引脚（续3）,M/IO、WR和RD是最基本的控制信号组合后，控制4种基本的总线周期,22,读写控制引脚（续4）,READY存储器或I/O端口就绪，输入、高电平有效，它是由被访问的存储器或I/O设备发出的响应信号，当其有效时，表示存储器或I/O设备已准备好，CPU可以进行数据传送总线操作周期中，CPU会在T3周期测试该引脚如果测到高有效，CPU直接进入下一步如果测到无效，CPU将插入等待周期Tw等待周期中仍然要监测READY信号，确定是否继续插入等待周期,23,读写控制引脚（续5）,DEN（Data Enable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用它来控制对数据总线的驱动 DT/R（Data Transmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）,24,中断请求和响应引脚,INTR（Interrupt Request）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该中断请求是否响应受控于IF（中断允许标志）、可以被屏蔽掉,25,中断请求和响应引脚（续1）,INTA（Interrupt Acknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期,26,中断请求和响应引脚（续2）,NMI（Non-Maskable Interrupt）不可屏蔽中断请求，输入、上升沿有效有效表示外界向CPU申请不可屏蔽中断该中断请求不能被CPU屏蔽，所以优先级别高于INTR（可屏蔽中断）,主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障,27,总线请求和响应引脚,HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权,28,总线请求和响应引脚（续1）,HLDA（HOLD Acknowledge）总线保持响应（总线响应），输出、高电平有效有效表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,29,其它引脚,RESET复位请求，输入、高电平有效；该信号有效，CPU清除IP、DS、ES、SS、标志寄存器和指令队列，置CS为0FFFFH；该信号结束后，CPU从存储器的0FFFF0H地址开始读取和执行指令。系统加电或操作员在键盘上进行“RESET”操作时产生RESET信号。,8086复位后CS0FFFFH、IP0000H，所以程序入口在物理地址（）。,0FFFF0H,30,其它引脚（续1）,CLK（Clock）时钟输入系统通过该引脚给CPU提供内部定时信号时钟信号占空比为1/3时是最佳状态，即一个周期中1/3 为高电平，2/3 为低电平。最高频率对8086为5MHz，对8086-2为8MHz，对8086-1为10MHz。8086的CLK信号由8284A时钟发生器产生。,31,8284A实际上不只是时钟电路，它除了提供频率恒定的时钟信号外，还具有复位信号发生电路和准备好信号控制电路。复位信号发生电路产生系统复位信号RESET，准备好信号控制电路用于对存储器或I/O接口产生的准备好信号READY进行同步。8284A的典型用法如下图所示。,其它引脚（续1）,32,其它引脚（续1）,33,供给8284A的频率源可来自脉冲发生器（接在EFI引脚上），也可来自振荡器（接在X1和X2之间）。如果F/C接+5V,则由EFI输入决定频率；若F/C接地，便由振荡器决定时钟频率。不管在哪种情况下，时钟输出CLK的频率是输入频率的三分之一。,其它引脚（续1）,34,时钟周期微处理器是在统一的时钟信号CLK控制下，按节拍进行工作的。8086的时钟频率为5MHz。时钟周期就是控制微处理器工作的时钟信号的一个周期（200ns），它是CPU工作的最小节拍。,其它引脚（续1）,35,总线周期CPU每执行一条命令，至少要通过总线对存储器访问一次（取指令）。8086 CPU通过总线对外部（存贮器或I/O接口）进行一次访问所需的时间称为一个总线周期。一个总线周期至少包括4个时钟周期即T1，T2，T3和T4，处在这些基本时钟周期中的总线状态称为T状态。,其它引脚（续1）,36,其它引脚（续2）,Vcc电源输入，向CPU提供5V10%的电源电压GND接地，向CPU提供参考地电平MN/MX（Minimum/Maximum）工作方式控制线，输入接高电平时，8086引脚工作在最小工作方式；反之，8086工作在最大工作方式,37,其它引脚（续3）,TEST测试，输入、低电平有效当CPU执行WAIT指令时，每隔5个时钟周期对此引脚进行一次测试。若为高电平，CPU则继续处于空转状态进行等待，直到引脚变为低电平，CPU才结束等待状态，继续执行下一条指令。,38,其它引脚（续4）,BHE/S7 分时复用引脚，输出、三态在总线周期的T1状态输出BHE，在总线周期的其它T状态输出S7。S7指示的状态，目前还没有定义。BHE表示数据线输送的内容，低电平有效。BHE为低电平时，表示使用高八位数据线；否则使用低八位数据线。BHE和地址总线的A0状态组合在一起表示的功能如下表所示,39,其它引脚（续5）,BHE和A0的不同组合状态,40,从上图可见，存储器分为奇、偶两个存储体，偶存储体与数据线D7-D0相连，奇存储体与D15-D8相连，所以地址为奇数的只存放高8位的数据，而偶地址只存放低8位的数据，因此当存放一个16位的数据时，如果不遵从低8位放入偶地址体，高8位放入奇地址体的标准方式，则要花费2个总线周期才能完成，从而大大影响数据访问的速度,其它引脚（续6）,41,“引脚”小结,CPU引脚是系统总线的基本信号可以分成三类信号：16位数据线：D0D1520位地址线：A0A19控制线：MN/MX*、BHE*、DEN、DT/R*ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDATEST*、RESET、CLK、Vcc、GND,有问题！,42,“引脚”提问,提问之一：CPU引脚是如何与外部连接的呢？解答：总线形成,提问之二：CPU引脚是如何相互配合，实现总线操作、控制系统工作的呢？解答：总线时序（第6.2节）,43,6.1.3 最小方式下的系统总线结构,（1）20位地址总线采用3个三态透明锁存器8282进行锁存和驱动（2）16位数据总线采用数据收发器8286进行驱动（3）系统控制信号由8086引脚直接提供,44,Intel 8282,具有三态输出的TTL电平锁存器STB 电平锁存引脚OE*输出允许引脚,每一位都是一个三态锁存器，8个三态锁存器的控制端连在一起,45,常用集成电路芯片 74LS373,具有三态输出的TTL电平锁存器LE 电平锁存引脚OE*输出允许引脚,74LS373与Intel 8282功能一样,46,最小方式下的系统总线结构,（1）20位地址总线采用3个三态透明锁存器8282进行锁存和驱动（2）8位数据总线采用数据收发器8286进行驱动（3）系统控制信号由8088引脚直接提供,补充,47,补充：三态门和D触发器,三态门和以D触发器形成的锁存器是微机接口电路中最常使用的两类逻辑电路三态门的作用：功率放大、导通开关器件共用总线时，一般使用三态电路：需要使用总线的时候打开三态门；不使用的时候关闭三态门，使之处于高阻D触发器的作用：信号保持，导通开关,48,三态缓冲器（三态门）,T为低电平时：输出为高阻抗（三态）T为高电平时：输出为输入的反相,三态门具有单向导通和三态的特性,49,常用集成电路芯片 74LS244,每一位都是一个三态门，每4个三态门的控制端连接在一起,双4位单向缓冲器分成4位的两组每组的控制端连接在一起控制端低电平有效输出与输入同相,50,双向三态缓冲器,OE*0，导通 T1 AB T0 ABOE*1，不导通,双向三态门具有双向导通和三态的特性,51,Intel 8286,OE*0，导通 T1 AB T0 ABOE*1，不导通,每一位都是一个双向三态门，8位具有共同的控制端,8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相,52,常用集成电路芯片 74LS245,8位双向缓冲器控制端连接在一起，低电平有效可以双向导通输出与输入同相,E*0，导通 DIR1 AB DIR0 ABE*1，不导通,74LS245与Intel 8286功能一样,53,D触发器,电平锁存：高电平通过，低电平锁存上升沿锁存：通常用负脉冲触发锁存,54,常用集成电路芯片 74LS273,具有异步清零的TTL上升沿锁存器,每一位都是一个D触发器，8个D触发器的控制端连接在一起,55,三态缓冲锁存器（三态锁存器）,T,A,D Q C,B,56,6.1.4 最大方式下的引脚定义,当MN/MX引脚接地（MN/MX=0）时，8086CPU工作在最大工作方式 此时，除24引脚到31引脚8个引脚外，其他引线与最小模式相同,57,最大方式下的引脚定义（续1）,1、S2、S1、S0总线周期状态信号，输出，三态。这三个信号连接到总线控制器8288的输入端，8288对它们译码后可以产生系统总线所需要的各种控制信号。三个信号的代码组合以及对应的操作见下表,58,最大方式下的引脚定义（续2）,59,最大方式下的引脚定义（续3）,2、RQ/GT1、RQ/GT0 总线请求/总线响应信号引脚。每一个引脚都具有双向功能，既是总线请求输入也是总线响应输出，但RQ/GT0比RQ/GT1具有更高的优先权。这些引脚内部都有上拉电阻，所以在未使用时可以悬空,60,最大方式下的引脚定义（续4）,3、LOCK 总线封锁信号输出，低电平有效。该信号有效时，CPU封锁总线，不允许其它的总线控制设备申请使用系统总线,61,最大方式下的引脚定义（续5）,4、QS1、QS0 指令队列状态输出。根据该状态信号，从外部可以跟踪CPU内部的指令队列。QS1、QS0的编码如下表,62,6.1.5 最大方式的系统总线结构,Vcc,8284,RES#,RDY,READY,MN/MX#,S0#S1#S2#,CLKREADYRESET,8086CPU,BHE#,BQ#/GT0#,BQ#/GT1#,INTR,LOCK#,A19-A16,AD15-AD0,8288,CLKS0#S1#S2#DENDT/R#ALE,AMWC#AIOWC#INTA#MRDC#MWTC#IORC#IOWC#,8282 X3,OE#,T,8286 X3,OE#,DI,STB,BHE#,ADDRESS,ADDR./DATA,BHE#,MEMORY,I/0INTERFACE,ADDR SUB,DATA BUS,INTR,LOCK#,D0,1,2,63,最大方式的系统总线结构,1,2,64,6.2 8086的总线时序,时序（Timing）是指信号高低电平（有效或无效）变化及相互间的时间顺序关系CPU时序决定系统各部件间的同步和定时总线时序描述CPU引脚如何实现总线操作,什么是总线操作？,65,8086的总线时序（续1）,总线操作是指CPU通过总线对外的各种操作8086的总线操作主要有：存储器读、I/O读操作存储器写、I/O写操作中断响应操作总线请求及响应操作CPU正在进行内部操作、并不进行实际对外操作的空闲状态T1描述总线操作的微处理器时序有三级指令周期 总线周期 时钟周期,什么是指令、总线和时钟周期？,66,8086的总线时序（续2）,指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程8086的基本总线周期需要4个时钟周期4个时钟周期编号为T1、T2、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度就是时钟频率的倒数当需要延长总线周期时插入等待状态TwCPU进行内部操作，没有对外操作时，其引脚就处于空闲状态T1,何时有总线周期？,演示,67,8086的总线时序（续3）,任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期CPU响应可屏蔽中断时生成中断响应总线周期,如何实现同步？,68,8086的总线时序（续4）,总线操作中如何实现时序同步是关键CPU总线周期采用同步时序：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）CPU与外设接口常采用异步时序，它们通过应答联络信号实现同步操作,69,6.2.1 最小方式下的总线时序,本节展开微处理器最基本的4种总线周期存储器读总线周期存储器写总线周期I/O读总线周期I/O写总线周期,70,CLK,T4,T3,T2,T1,BHE,S7,Addr,.,BHE输出,Status 输出,Addr,.,输出,DATA 输入,AD15-AD0,ALE,M/IO,RD,DT/R,DEN,8,0,8,6,读,总,线,周,期,基,本,定,时,一个总线周期,A19/S6-A16/S3,8086最小方式下读总线周期,低为I/O读，高为存储器读,71,CLK,T4,T3,T2,T1,BHE,S7,Addr,.,BHE输出,Status 输出,Addr,.,输出,DATA 输出,AD15-AD0,ALE,M/IO,WR,DT/R,DEN,8,0,8,6,写,总,线,周,期,基,本,定,时,一个总线周期,A19/S6-A16/S3,8086最小方式下写总线周期,低为I/O写，高为存储器写,72,等待状态Tw,同步时序通过插入等待状态，来使速度差别较大的两部分保持同步在读写总线周期中，判断是否插入Tw1.在T3的前沿检测READY引脚是否有效2.如果READY无效，在T3和它T4之间插入一个等效于T3的Tw，在每个Tw状态开始，都要测试READY线，如果READY无效，就插入一个TW3.如果READY有效，执行完该T状态，进入T4状态,73,等待状态,74,8086中断系统,8086微处理器具有处理256种中断的能力。每个中断分配给一个中断类型码，在0255之间，用一字节表示，也称为256种类型中断。256种类型中断分为硬件中断和软件中断。硬件中断：外部硬件电路产生的中断。软件中断：8086操作过程中发生异常事件或执行中断指令INTn。,75,指令/CPU启 动 的,76,最小方式中断响应周期,T1,T2,T3,T4,T1,T1,T1,T1,T2,T3,T4,ALE,INTA,AD7AD0,中断类型号,空闲状态,77,最小方式系统中的总线请求和授予时序,T4或T1,CLK,HOLD,HLDA,78,动态演示,79,CLK,T4,T3,T2,T1,.,AD15-AD0,ALE,MRDC或IORC,DT/R,DEN,一个总线周期,8086最大方式系统读总线周期,80,CLK,T4,T3,T2,T1,BHE,S7,.,Status 输出,Addr,.,输出,DATA 输入,AD15-AD0,ALE,AMWC或AIOWC,DEN,一个总线周期,A19/S6-A16/S3,8086最大方式系统写总线周期,AMTC或IOWC,BHE，,A19-A16,81,T1,第一个中断响应总线周期,第二个中断响应总线周期,T2,T3,T4,T1,T2,T3,T4,CLK,ALE,AD7AD0,8086最大方式下中断响应时序,82,最大方式总线请求和总线授予时序,T4或T1,CLK,RQ/GT,主设备请求总线存取,CPU将总线授予主设备,主设备释放总线,83,小结,评价微机系统性能时，运行速度是重要的性能指标。微机的运行包括CPU的内部操作和总线操作，所有新型微机系统的研制开发，都会在CPU内部操作和总线操作进行创新，以获得速度指标的改善。高档微处理器的许多新技术支持内部操作与总线操作并行，而总线操作受存储器和外部设备运行速度低的限制，所以总线操作速度的快慢成为整个系统速度指标的决定因素。8086 CPU组成的系统时钟频率为5 MHz，以最大1.25百万次每秒的速率读或写数据。,84,小结,随着技术的发展，高档微处理器的时钟频率不断提高，达到33 MHz、66 MHz、100 MHz、133 MHz、400 MHz，甚至至今高达800 MHz。在购买微机系统时，应该询问CPU的主频频率是多少。许多微处理器把总线周期分为2个时钟周期，加大系统总线中数据总线宽度(如扩展为64位)，每次读写地址连续的8个字节，减少了更换地址的时间，大大提高了平均的总线操作速度。,85,作业,试简述8086CPU ALE、DEN、DT/R、WR、RD、M/IO、RESET、MN/MX、HOLD、INTR等引脚信号的功能？名词解释：等待周期空闲状态8086CPU最大(最小)工作方式总线周期T状态 说明8086CPU的最小方式和最大方式的特点。画出典型的总线周期时序图，要求体现等待周期和空闲状态，并说明总线周期、等待周期和空闲状态之间的关系。,86,习题,1、当8086CPU的引脚BHE和A0同时为1时，表示_；A 传送偶地址1个字节 B 传送奇地址1个字节 C 奇偶两个字节同时传送 D 无操作2、8086 CPU的中断响应周期需要_个总线周期。A 1 B 2C 3D 4,D,B,87,习题,3、若READY为低电平，此时CPU执行哪一个周期？_；A T3周期 B 等待的时钟周期TW C T4周期 D T1周期4、总线是微处理器、内存储器和I/O接口之间相互交换信息的公共通路，总线中的控制总线是_的信息通路；A 微处理器向内存储器传送的命令信号 B 微处理器向I/O接口传送的命令信号 C 外界向微处理器传送的状态信号 D 上述三种信号,B,D,88,习题,8086微处理器有两种工作方式：_和 _，其中适用于多处理器系统的是_。8086CPU最小方式系统读总线周期中，考虑到CPU和慢速接口之间传递的情况，通常会加入附加时钟周期 _，并将其插入到 _ 状态之后。总线控制逻辑指的是 和_ 之间的接口逻辑电路。,最大方式,最小方式,最大方式,Tw,T3,微处理器级总线,系统总线,89,第4章：周期介绍,90,总线周期中各T状态的内容：,T1状态时：利用地址数据复用总线AD19AD0传送20位物理地址。T2状态时：利用地址数据复用总线AD15AD0呈现高阻态，高4位S3S6传送状态。T3状态时：利用地址数据复用总线AD15AD0传送数据，高4位S3S6传送状态保持不变。,91,T4状态时：结束状态，各种信号撤去。TW状态时：考虑到CPU和慢速存储器或I/O接口之间传送的实际情况，为了协调它们之间的工作，8086具有在总线周期的T3和T4之间插入若干附加时钟周期的功能，这些周期就被称为等待周期TW。空闲状态：在两个总线周期之间，可能出现一些没有BIU活动的时钟周期T1，处于这种状态的时钟周期被称为空闲状态。,阿,