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电子科学与技术一级学科介绍(II),物理科学与技术学院（+电子信息学院）方国家 教授,加速器-电镜联机装置,离子能量:30 keV-1.5 MeV束流密度:0.2-1 A/cm2 束斑直径:1-2 mm 扫描均匀性:优于5%,电镜分辨率:0.5 nm电子束斑:1-5 mCCD相机像素:10001000离子束/样品夹角:45o,国家自然科学基金重点项目,半导体器件物理(Semiconductor Device Physics)Electronic Device（电子器件）,0.1 电子器件的发展史1906年，De.Frest发明真空三极管，放大电话的声音电流，人们期待，固体器件（长寿命、轻量、廉价）的放大器、电子开关。1947年，点接触型晶体管诞生，划时代意义。缺点：接触点不稳定。结型晶体管理论：超高纯度单晶，控制晶体的导电类型。合金型晶体管。1954年结型硅晶体管，利用晶体表面的反型层制作场效应晶体管构想。,Timeline,1930,1940,1960,1950,1970,1928:Lilienfield MOSFET patent,1948:Shockley,Bardeen,Brattain BJT,1960:Kahng,Atalla Si MOSFET,1962:Wanlass,Sah,Moore CMOS,1964:Fairchild/RCA 1st commercial MOSFETs,1968:Noyce&Moore found Intel,1971:1st microprocessor,intel4004,Timeline,1930,1940,1960,1950,1970,2000,1928:Lilienfield MOSET patent,1948:Shockley,Bardeen,Brattain BJT,1960:Kahng,Atalla Si MOSFET,1962:Wanlass,Sah,Moore CMOS,1964:Fairchild/RCA 1st commercial MOSFETs,1968:Noyce&Moore found Intel,1971:1st microprocessor,intel4004,2000:Nobel Prize for Physics Jack S.Kilby integrated circuit Z.I.Alferov,H.Kroemer semiconductor heterostructures,本门课程的基础,半导体物理基础,电子状态杂质和缺陷能级载流子统计分布非平衡载流子,微电子器件原理,PN结BJTMOSFET,器件结构、特性、工作原理,IC设计,工作原理制造工艺版图设计,物理,材料,器件,工艺,绪 论,微电子器件的发展历史和现状:,1947年：点接触晶体管问世；50年代：可控制导电类型的超高纯度单晶问世，结型晶体管出现（取代真空管，收音机）；1960年：第一代集成电路（IC）出现，电视时代；70年代：集成电路（IC），微波时代；80年代：大规模集成电路(LSI)，卫星通信时代;90年代：超大规模集成电路(VLSI)，光通信时代,1.晶体管的发明 1946年1月，Bell实验室正式成立半导体研究小组,人员：W.Schokley肖克莱，J.Bardeen巴丁、W.H.Brattain布拉顿。Schokley给出了实现放大器的基本设想；Bardeen提出了表面态理论；Brattain设计了实验。1947年12月23日，第一次观测到了具有放大作用的晶体管次年1月肖克莱提出结型晶体管理论，并于1952年制备出结型锗晶体管。,世界上第一只Ge点接触型PNP晶体管,1956年诺贝尔物理学奖：肖克莱（William Shockley，1910-1989）巴丁（John Bardeen，19081991）布拉顿（Walter Brattain，19021987），以表彰他们发现PNP点接触式Ge晶体管效应。,点接触Ge管发明不久，1950年代，结型晶体管出现，取代真空管，在收音机中使用,2.集成电路的发明1952年5月，英国科学家G.W.A.Dummer达默 第一次提出集成电路的设想。,1958年，J.Kilby完成了集成电路的创新思维过程，提出全半导体化思想：将电阻、电容等无源元件和有源元件同时“在位”制备在一起，并用互连形成电路。他很快就画出了关于触发器(flip-flop)的构思，用硅的体电阻做电阻器，用P-N结形成电容器（1959年7月24日的实验室笔记）。,集成电路的发明,1958年9月12日，Jack S.Kilby在德州仪器半导体实验室展示了第一块集成电路：包括十二个元件（两个晶体管、两个电容和八个电阻），并在1959年公布结果。,第一块集成电路,集成电路草图,青年基尔比,Ge 衬底上的混合集成电路，美国专利号3138743,1958年第一块集成电路：TI公司的Kilby，12个器件，Ge晶片,2000年Nobel物理奖：Jack S.Kilby 杰克基尔比、赫伯特克勒默和泽罗斯阿尔费罗夫以表彰他们为现代信息技术的所作出的基础性贡献，特别是他们发明的IC、激光二极管和异质（快速）晶体管。,赫伯特克勒默 杰克基尔比 泽罗斯阿尔费罗夫,1959年 美国仙童/飞兆公司（Fairchilds）的R.Noicy诺依斯开发出用于IC的Si平面工艺技术,1959年仙童公司制造的IC,年轻时代的诺伊斯,60年代 TTL、ECL出现并得到广泛应用。1966年 MOS LSIC发明（集成度高，功耗低）70年代 MOS LSIC得到大发展，出现集成化微处理器，存储器，典型产品64K DRAM，16位 MPU 80年代 VLSIC出现，使IC进入了崭新的阶段（特征尺寸小于2m，集成度105个元件/片）典型产品4M DRAM(集成度 8106，芯片面积91mm2，特征尺寸0.8m，晶片直径150mm),集成电路发展历史,90年代 ASIC、ULSI和GSI等代表更高技术水平的IC不断涌现：1 G DRAM(集成度2.2109，芯片面积700 mm2，特征尺寸0.18m，晶片直径200 mm)，2000年开始商业化生产，2004年达到生产顶峰。IC规模不断提高，CPU(P4)己超过4000万晶体管，DRAM已达Gb规模。IC速度不断提高，0.13m CMOS工艺的CPU主时钟已超过2GHz，超高速数字电路速率已超过10Gb/s，射频电路的最高工作频率已超过6GHz。,IC制造能力：两番/3年，提升速度58 电路设计能力提升速度仅21，明显落后 于器件制造能力 工艺线建设投资费用越来越高:一条8英寸0.35m工艺线的投资约20亿美元一条12英寸009m工艺线的投资将超过100亿美元,21世纪第二代应变硅技术，可以将晶体管的性能提升10%15%系统芯片或称芯片系统SoC(System-on-Chip)成为开发目标，纳米器件与电路等领域的研究已展开。2003年11月底，Intel展示了首个能工作的65纳米制程的硅片 2004 年8月，Intel采用65纳米技术，生产出了70Mbit的SRAM。并于2005年正式进入商业化生产阶段。,与90纳米工艺制造的晶体管相比，65纳米制程晶体管可以在同样的性能下减少4倍的漏电电流2004年底Intel宣布首次基于CMOS工艺成功开发出15纳米的晶体管：工作电压为0.8伏，每秒可进行2.63万亿次开关转换。Intel计划在2009年开发出基于15纳米晶体管的芯片，其处理器的频率将达到20GHz甚至更高,摩尔定律不断提高产品的性能价格比是微电子技术发展的动力,集成电路发展的规律,所谓Moore定律是在1965年由INTEL公司的Gordon.Moore提出的，其内容是硅集成电路按照4年（后来发展到34年）为一代、每代的芯片集成度要翻两番、工艺线宽约缩小30%、IC工作速度提高1.5倍等发展规律发展。,Gordon E.Moore 博士-1965年,1.微细加工技术的提高 通常用特征尺寸CD（Critical Dimension）表征：对于MOS工艺，CD指工艺所能达到的最小沟道长度或栅宽；对于双极工艺，CD指发射区条的最小宽度。影响微细加工技术极限的因素，主要是光刻精度。对于纳米 级IC，将采用EUV（特短紫外光）和电子束投影曝光技术。发展轨迹：10m 亚微米0.9 0.5 m 深亚微米（0.5 m）0.18 0.12m 纳米（0.1 m）。每代产品的特征尺寸约缩小0.7倍。,IC技术发展趋势,2、芯片面积扩大 单片面积已由10mm2 扩大到100mm2甚至几百mm2。大约每代产品的芯片面积增大1倍。,3、大圆片Wafer，大直径化 圆片大直径化的发展：4 5 6 8 10 12 16（1=1英寸=2.54cm=25.4mm）4、简化电路结构 从设计的角度，开发新型的电路结构，以尽可能少的元件，实现预期的设计指标和性能。,表1.2将来硅基集成电路的要求（ITRS2005）,工艺特征尺寸,单个芯片上的晶体管数,芯片面积,电源电压,金属布线层数,时钟频率,技术:特征尺寸研究水平,中国集成电路发展的Roadmap,21世纪微电子芯片技术展望 将沿着以下四个方向发展：1、继续沿着Moore定律前进；2、片上系统（SOC）；3、灵巧芯片，或赋予芯片更多的灵气；4、硅基的量子器件和纳米器件。,特征尺寸继续等比例缩小，沿着Moore定律继续高速发展 加工技术极限光刻精度，采用EUV（特短紫外光）和电子束投影曝光技术。另一方面，来自（MOS）晶体管某些物理本质上的限制，如量子力学测不准原理和统计力学热涨落等，可能会使MOSFET缩小到一定程度后不能再正常工作。,为了突破MOS器件的物理极限，研究各种可能的新一代微电子器件：单电子晶体管量子隧道器件分子器件（或统称纳电子学）厚膜器件和功能器件,课程基本内容,第一部分：半导体基础，包括半导体概要、载流子模型、载流子输运、器件制备基础第二部分：结与器件基础Ap-n结二极管：静电特性、I-V特性、小信号导纳、瞬态响应、光电二极管BBJT（双极型晶体管、Bipolar Junction Transistor）和其他结型器件 BJT：基础知识、静态特性、动态响应模型 PNPN器件(晶闸管)、可控硅整流器（SCR）、其它异质结双极型晶体管（HBT）(Heterojunction Bipolar Transistor)MS接触和肖特基二极管,第三部分：场效应器件J-FET（结场效应晶体管）MESFET（金属-半导体场效应晶体管）MOSMOSFET（金属氧化物半导体场效应晶体管）HEMT（高迁移率晶体管、调制掺杂场效应晶体管MODFET）,How do we make a MOSFET?,Take a p-type Si wafer,Grow a thermal oxide,Define ohmic contactsImplantationMetal deposition,Define control contact,Click here for clip on MOSFET fabrication,TFTs use HfO2 as dielectric,Gate dielectric:Amophous-HfO2Channel:Single-crystalline InGaO3(ZnO)5 filmOptical transmission spectrum:80%,Science,300(2003),第四部分(专题)：包括敏感电子器件、气敏、湿敏、离子敏,Sensor and transducer,Q.H.Li,et al.,Appl Phys Lett 2004,(85)6389,第五部分（专题）：光电子器件包括光电探测器、太阳能电池、激光、发光二极管、平板显示器件等,量子阱结构太阳能电池,Motivation-micropatterning,Application potential of wire arrays,surround-gate verticalfield effect transistor,field emission display,Bio/Chem.sensor arrays,Nanoscale growth templates,硅纳米锥尖阵列,硅纳米线-Silicon nanowires,Fabrication procedure,Mask I:nanotube membrane,Mask II:PS spheres,Au thermal evaporation,Au nanodot arrays,array of ZnO nanowires,垂直定向生长的氧化锌纳米线,经光刻等工艺制备的氧化锌纳米线图形阵列,场发射显示阴极器件发光显示照片,基于Si纳米线的异质p-n结二极管及其整流特性,Mask I-nanotube membranes,tube-through membrane mask,tube diameter:50230 nm distance:500 nm Au cluster size:30 100 nm,LED and FED,Nanoscrew-for FED,L.Liao,et al.,Appl Phys Lett 2005(86)083106,R.Knenkamp,et al.,Appl Phys Lett 2005,85,6004,氧化锌纳米线的场发射特性、发光显示照片,CNT arrays,2010-Nobel Prize,英国曼彻斯特大学物理和天文学院的Andre Geim和Konstantin Novoselov，获奖理由为“二维空间材料石墨烯（graphene）方面的开创性实验”。,K.Novoselov（左）,A.Geim（右）,石墨烯的优势在于本身即为二维晶体结构，具有几项破纪录的性能（强度、导电、导热）,MISM结构平板显示场发射阴极,Solar cell,P.D.Yang,et al.,Nature Materials 2005,4,455,ZnMgO宽带隙紫外光探测器,波长/nm,图 Si衬底上生长立方MgZnO薄膜紫外响应光谱。图中为MSM器件金属-半导体-金属叉指结构示意图。,强度（a.u）,Mg 摩尔含量/%,带隙能量/eV,图1 禁带宽度与MgBxBZnB1-xBO薄膜Mg含量关系。,Mixed Phase,Cubic MgZnO,LED and EL,(1)370nm light emitting from p-NiO/i-MgZnO/n-ZnO heterojunction,Hao Long,Guojia Fang,et al.,APPLIED PHYSICS LETTERS,2009,95,013509,Magnetron sputtering(MBE or MOCVD),Linewidth:6nm,LED and EL,(2)UV emitting diode based on MIS structure,Huihui Huang,Guojia Fang,et al.,IEEE Electron Device Letters,2009,30(10):1063,Magnetron sputtering;2 dry batteries can drive the device.Linewidth:8nm,电致变色窗剖面图,Electrochromic device based on ZnO nanostructure,Mingjun Wang,Guojia Fang,et al.,Nanotechnology,2009,20,185304,Large surface area:easy for Li+go inside and out;improved stabilityPorous TiO2 nanoparticle film,Flexible character display,Electronic paper,Mingjun Wang,Guojia Fang,et al.,Nanotechnology,2009,20,185304,微电子工艺原理与实践,1.清洗2.氧化3.扩散4.光刻5.镀膜6.电极,7.芯片测试8.键合9.封装10.外装镀锡11.成品测试,Review,Seen:material characteristicsn-type semiconductor:e-main carriersp-type semiconductor:h+main carriersDevices:need junctions,e.g.Si,Ohmic contactSchottky contact,Contact to other devices-circuitContact to world-appliance,Review,Seen:material characteristicsDevices:need junctions,n-Si,Homojunction,p-Si,Changes transport characteristics,Review,Seen:material characteristicsDevices:need junctions,GaAs,Heterojunction,InAs,Changes transport characteristics,Microscope view of a device,Single stage strained-silicon amplifier(EE IC),100nm gatelength FET with Schottky gate,Integrated resistor,How can we fabricate these structures/devices?How can we predict their behaviour?,Fabrication technology,A processing sequence in VLSI is repeated for each layer and consists of:Planarising and cleaning the surface of the previous layer.Deposition of new layers(semiconductors,dielectrics or metals)Patterning layers using lithography and removing any unwanted areas by etchingOptimise layer characteristics by implantation or heat treatment,Aim,Introduction to state-of-the-art technology used in sub-micron CMOS processing.Familiarization with the processing steps required for CMOS fabrication.,What is CMOS?,Complementary MOSFET:series connection on wafer of an n-MOS and a p-MOSRemember:n-MOS made in p-type Sip-MOS made in n-type Si,Task:show that a CMOS with gates connected together functions as an inverter,Take cleanroom,CMOS inverter fabrication,crio.mi.infn.it/wig/silicini/img.jpg/IRST-cleanroom.JPG,www.nnf.cornell.edu/2000REU/cnfreu2k/Hoff.cleanroom.jpg,Take p-type wafer,CMOS inverter fabrication,Bulk material:wafer,Purified meltSeedControlled cooling at phase boundaryIngot with diameter of 300 mm,CMOS inverter fabrication,Bulk material:wafer,Ingot with diameter of 300 mmWafer dicing and polishing,CMOS inverter fabrication,Cross section p-type wafer,CMOS inverter fabrication,p-substrate,Oxide growth,Wet oxidation700C 1200CSi+2H2O SiO2+2H 2 Faster processMedium quality oxideField oxide,Thermal oxidation,Dry oxidation800C 1100CSi+O2 SiO2Slow processDense,pure,high quality oxideGate oxide,Consumes a layer of the Si wafer,Cross section p-type wafer,CMOS inverter fabrication,Definition of n-well,p-substrate,SiO2,How do we go from this:,SiO2,to this?,SiO2,CMOS inverter fabrication,Photolithography,Spin photoresist,Lithography,Transferring patterns on a mask,consisting of transparent and non-transparent areas,via radiation onto a radiation sensitive layer(resist)on the semiconductor.,radiation,mask,resist,dielectricor metal,Lithography methods,Optical lithography UV irradiationphase shift masks&short wavelength irradiation:l=248nm193nm157nm EUV node=115nm 65 nm(lg=80 nm 32 nm)E-beam lithographyelectron wavelength 1 node 65 nmButprojection process possibility remains to be proven,mask,exposure,development,wet etch:BHF,Etching,Wet etchingLiquid chemicalsAtmospheric pressurePure chemical reactionsIsotropicHigh selectivityHF:SiO2 SiTMAH:Si SiGeCleaning,Dry etchingGaseous chemicalsPlasma(ions)assistedLow pressureChemical-mechanical reactionsAnisotropicPoor selectivity(mechanical bombardment)RIE:polySi gate etch,CMOS inverter fabrication,Implantation,Dissolve photoresist,Ion implantation,Change of carrier type or densitySpin-on dopingDiffusion in oven:Allows batch processingIon implantationStrict control of depth and density,CMOS inverter fabrication,Anneal,CMOS inverter fabrication,Oxide layer growth,Define active areas,Photolithography,CMOS inverter fabrication,Grow gate oxides,Deposit polysilicon,Deposition,Semiconductor&DielectricsChemical Vapour deposition(CVD)Molecular Vapour epitaxy(MBE)Liquid phase epitaxy(LPE)Spin-on dielectrics,MetalsChemical vapour deposition(CVD)Thermal evaporationSputter coatingElectro-plating,No consumption of the Si wafer,Chemical Vapour Deposition,transport of gasses to the substrateabsorption of the species in the gases on the substratechemical reaction catalyzed by the substrate surfacedesorption of gaseous reaction productstransport of reaction residue away from the substrate,Sputter Coating,Ar plasma is generatedRF fieldB field(confinement)Ar+hit targetE fieldTarget atoms ejectedTarget atoms deposited on substrate,Angstrom sciences,Electroplating,Thick metal layersCu,AuFunction of metal resistivity rAdditives(impurities)d a I t/r,I,Au3+,CMOS inverter fabrication,PolySi gate creation,Reactive ion etching,CMOS inverter fabrication,150 processing steps further,LithographyDepositionImplantationEtch,CMOS inverter fabrication,A complete simplified animated CMOS process can be found on:,More than one metal layer,Planarisation Chemical-mechanical Polishing(CMP),Chemical slurryKOH+10 90 nm diamond or SiO2 gritRotating padRotating wafer holder,Damascene process,Metal inlay process,-CVD dielectric,-Pattern dielectric,-Sputter metal,-CMP metal,Solves:Metal etchingGap filling,Dual damascene process,Result,3,Conclusion,All steps necessary to fabricate CMOS are introduced,State-of-the-art 50 nmGate length MOSFETTEM cross section,3,光刻图形,采用紫外光刻方法获得图形化阻挡层,电子器件综合实验,涂胶机和涂胶,光刻机,光刻图形,测试与分析,异质结器件性能的测试,测试与分析,制得的异质结应具有二极管整流特性，同种电极之间I-V呈线性以表征欧姆接触。,找出异质结阈值电压，反向饱和电流，计算其整流比,谢谢大家！,