计算机组成原理第五章中央处理器(一)课件.ppt

第五章 中央处理器,CPU的构成：运算器+控制器控制器：计算机的指挥中心，控制所有部件协调一致地工作以完成信息处理的任务。控制器实施控制的方法：发出一系列有严格时序的操作控制信号。控制器实施控制的对象是整个计算机系统的所有硬件，故其内容的学习对使用和设计计算机的人至关重要。重点：控制器的设计方法硬布线设计法和微程序设计法。,5.1 CPU的功能和组成5.1.1 CPU的功能,一、指令控制取指令执行指令控制器的首要任务应该是保证指令流正常运转，即保证按程序中规定的指令顺序完成指令的执行。二、操作控制在保证指令控制的前提下把控制器的任务细化到一条指令内部任一指令的功能往往由若干各微操作来实现，例：ADD M（M）+（AC）AC）的微操作。控制器除了指令控制外，还要针对每一条指令给出相应硬件完成各个微操作所需要的微操作控制信号。,三、时间（时序）控制在操作控制的同时，即考虑空间因素（微操作对应哪个硬件）的同时，还要明确每个微操作占多少时间、各个操作之间的先后次序如何即考虑时间因素。控制器在指令控制和操作控制的同时，还要负责为每个操作带上时间长度及顺序的信号即时序信号。四、数据加工以上三项功能都是指CPU中控制器的功能，而数据加工处理是中CPU运算器的功能。5.1.2 CPU的基本组成教材P.154 图5.1。,ALU,AC,PC,地址总线 ABUS,数据总线DBUS,DR,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,AR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,CPU,存储器,输入/输出,PSWR,状态条件寄存器,图5.1 CPU模型,在P.154 图5.1中：一、分割运算器与控制器二、MAR与MDR的重要作用三、程序在其中的执行过程5.1.3 CPU中的主要寄存器 5.1.4 操作控制器与时序产生器控制器为完成上述指令控制、操作控制和时序控制的功能，需设置以下主要部件：,控制器的组成,一、程序计数器PC（Program Counter）存放待执行指令在存储器中的地址，又叫指令地址寄存器。任何程序执行前，需将程序首地址置入PC中。一般PC内容顺序增1；遇转移类指令，将目标地址置入PC即可。二、指令寄存器IR（Instruction Register）用来存放从存储器中取出的待执行指令。实际是存储器MDRIR。三、指令译码器ID（Instruction Decoder）对指令的操作码即IR（OP）进行译码，识别出当前指令的操作性质，结果送到操作控制部件。,四、时序部件产生计算机工作过程中需要的各种时序信号，送给操作控制部件。常由系统主时钟、节拍信号发生器和启停逻辑等部件组成。五、操作控制部件微操作控制信号的产生部件任何指令的执行过程都是一个微操作序列产生的过程；操作控制部件就是用来产生与各条指令对应的微操作控制信号。所谓“控制器的设计”主要就是针对该部件而言。具体地说控制器的设计有三种方法（也叫控制器的三种构成方式）：,（1）组合逻辑的设计方法，又叫硬布线方法、常规的控制器设计方法；（2）存储逻辑的设计方法，又叫微程序设计方法；（3）可编程逻辑阵列设计方法即PLA设计方法。六、中断系统 中断系统是软硬件的综合系统，用来处理计算机中出现的一些不可预知的事件。中断系统在逻辑（功能）上属于控制器的一部分。,七、操作控制台（Console）任何计算机系统中人-机联系的桥梁：启停、人工干预、测试。微机的控制台。大型机的控制台结构很复杂，其质量如何在很大程度上影响系统功能的发挥和应用的方便程度。控制台在逻辑（功能）上属于控制器的一部分，在硬件上它不可能集成化。综上所述，给出一个较完整的控制器组成的结构框图。请注意其中操作控制部件的输入与输出。,指令译码器ID,指令寄存器IR,程序计数器PC,操作控制部件（微操作控制信号的产生部件）,时序部件,操作控制台,中断系统,地址形成逻辑,运算器的微操作控制信号,主存或I/O端口的微操作控制信号,其他部件的微操作控制信号,指令信息,自主存,去主存,+1,时序信号,控制器组成结构框图,5.2 指令周期,主要内容：（1）了解与指令执行有关的几个时间概念指令周期、机器周期（CPU周期）、时钟周期（节拍）；（2）通过五条典型指令的执行过程来认识指令功能是怎样经由一系列的微操作来完成的；（3）学会用流程图表示一条指令的微操作构成。5.2.1 指令周期的基本概念一、指令周期 一条指令从主存储器中取出来到执行完毕所需要的时间，常将其分成两个阶段取指令、分析和执行指令。,二、机器周期（CPU周期）一个指令周期由若干个机器周期构成。不同指令周期中机器周期的种类和数量可能不同。每条指令的第一个机器周期都是取指令周期，然后有一个或几个执行周期。常定义机器周期的长度为主存的存取周期Tm。三、节拍（时钟周期、T状态）是计算机操作的最小时间单位。一个机器周期由几个节拍构成。具体个数可以是固定的定长机器周期，也可以是变化的变长机器周期。甚至一个机器周期内的节拍长度可以都相等也可以长度不等。,250 000 CLA,021 030 030 ADD 30,022 021 031 STA 40,023 000 000 NOP,八进制地址 八进制内容 助 记 符,024 140 021 JMP 21,030 000 006,031 000 040,040 存和数单元,数据,表5.1 五条典型指令组成的程序,5.2.25.2.5（P.158164）五条典型指令的执行过程图例。首先了解五条指令的具体内容，详见P.158表5.1,0,取指令PC+1,对指令译码,开始,执行指令,取下条指令PC+1,取指令周期(FETCH)执行周期(EXE),一个CPU周期,CLA指令周期,5.2.2 CLA指令的指令周期非访内指令（含义）指令CLA的功能：清零累加器，即0AC,一个CPU周期,ALU,AC,000 020,PC,000 020,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,+1,地址总线 ABUS,CLA,数据总线,DBUS,MDR,CLA,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,图5.5 取出CLA指令,ALU,000 000,000 021,PC,000 020,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,地址总线 ABUS,CLA,数据总线,DBUS,MDR,CLA,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,C（清AC）,图5.6 CLA指令 执行阶段,5.2.3 ADD指令的指令周期需要访问内存去取数并要执行加法指令ADD 30的功能：（AC）+（30）AC,取指令PC+1,指令译码,送操作数地址,取出操作数,执行加法操作,开始,取下条指令PC+1,取指令周期 执行周期1 执行周期2 FETCH EXE1 EXE2,一个CPU周期 一个CPU周期 一个CPU周期,ADD指令周期,ALU,000 000,000 021,PC,000 021,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,地址总线 ABUS,ADD 30,数据总线,DBUS,MDR,ADD,30,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,+1,加图：取出ADD 指令,ALU,000 000,000 022,PC,000 030,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,地址总线 ABUS,ADD 30,数据总线,DBUS,MDR,ADD,30,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,图5.8 送（ADD指令的）操作数地址,ALU,000 006,000 022,PC,000 030,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,地址总线 ABUS,000 006,数据总线,DBUS,MDR,ADD,30,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,图5.9 取操作数并 执行加法操作,取指令PC+1,开始,指令译码,送操作数地址,送操作数,执行写内存操作,取下条指令PC+1,一个CPU周期 一个CPU周期 一个CPU周期,取指令周期 执行周期1 执行周期2 FETCH EXE1 EXE2,STA指令周期,5.2.4 STA指令的指令周期访问内存的存数指令STA 40的功能：（AC）40,ALU,000 006,000 022,PC,000 022,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,地址总线 ABUS,STA 40,数据总线,DBUS,MDR,STA,40,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,+1,加图：取出STA 指令,ALU,000 006,000 023,PC,000 040,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,地址总线 ABUS,STA 40,数据总线,DBUS,MDR,STA,40,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,加图：送操作数地址,ALU,000 006,000 023,PC,000 040,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 000 006,地址总线 ABUS,000 006,数据总线,DBUS,MDR,STA,40,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,图5.11 存储和数,取指令PC+1,开始,指令译码,送转移地址,取下条指令地址PC+1,一个CPU周期 一个CPU周期,5.2.5 NOP指令和JMP指令的指令周期NOP：空操作，只取指令；JMP 21：21PC,取指令周期 执行周期 FETCH EXE,JMP指令的指令周期,ALU,000 006,000 023,PC,000 023,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,地址总线 ABUS,NOP,数据总线,DBUS,MDR,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,加图：取出NOP 指令,+1,NOP,ALU,000 006,000 024,PC,000 024,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,地址总线 ABUS,JMP 21,数据总线,DBUS,MDR,JMP,21,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,+1,加图：取出JMP 指令,ALU,000 006,000 021,PC,000 021,地址 指令或数据内容,20 CLA,21 ADD 30,22 STA 40,23 NOP,24 JMP 21,30 000 006,31,40 存和数,地址总线 ABUS,JMP 21,数据总线,DBUS,MDR,JMP,21,IR,指令译码器,操作控制器时序产生器,时钟状态反馈,指令寄存器,MAR,微操作控制信号,算术逻辑单元,累加器,程序计数器,地址寄存器,数据缓冲寄存器,存储器,CPU,图5.13 JMP指令 的执行阶段,5.2.6 用方框图语言表示指令周期,PCARABUSDBUSDRIRPC+1,开始,RD,译码或测试,IR AR,IR AR,IR PCPC AR,0 AC,CLA ADD STA JMP NOP,AR ABUSDBUS DRDR ALUALU AC,AR ABUSAC DRDRDBUS,RD WE,P.166【例1】图5.15所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W*信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。（1）“ADD R2，R0”指令完成（R0）+（R2）R0的功能操作，画出其指令周期流程图，假设该指令的地址已放入PC中。并列出相应的微操作控制信号序列。（2）“SUB R1，R3”指令完成（R3）-（R1）R3的操作，画出其指令周期流程图，并列出相应的微操作控制信号序列。,图5.15 双总线结构机器的数据通路,IR,PC,AR,M,DR,R0 R1 R2 R3,X,Y,ALU,IRi,PCi,ARi,R/W*,DRi,R0i,R3i,yi,R1i,R2i,xi,+,-,G,IRo,PCo,DRo,R0o R1o R2o R3o,A总线,B总线,（PC）AR,（M）DR,（DR）IR,（R0）+（R2）R0,（R0）X,（R2）Y,（R3）-（R1）R3,（R1）X,（R3）Y,（DR）IR,（M）DR,（PC）AR,PCo，G，ARiR/W=RDRo，G，IRi,R2o，G，YiR0o，G，Xi+，G，R0i,R3o，G，YiR1o，G，Xi-，G，R3i,（a）加法（b）减法,取指,图5.16 加法和减法指令周期流程图,P.209 2、3题,2、参见图5.15的数据通路。画出存数指令“STA R1，（R2）”的指令周期流程图，其含义是将寄存器R1的内容传送至（R2）为地址的主存单元中。标出各微操作信号序列。3、参见图5.15的数据通路。画出取数指令“LDA（R3），R0”的指令周期流程图，其含义是将（R3）为地址的主存单元的内容取至寄存器R0中，标出各微操作控制信号序列。,START,（PC）AR,（M）DR,（DR）IR,DECODE,（R2）AR,（R1）DR,（DR）M,（R3）AR,（M）DR,（DR）R0,（取指部分略）,2、,3、,PCo，G，ARi,R/W*=R（RD M）,DRo，G，IRi,R2o，G，ARi,R1o，G，DRi,R/W*=W*（WR M）,P.209 2、3题解答,.,